[发明专利]一种高可靠性读出电路

说明书

本发明公开了一种高可靠性读出电路，包括：存储器阵列，用于存储信息和产生参考单元的参考电流；列选择电路，用于根据列译码选择信号将选中存储单元的电流传输至存储单元bitcell电流产生以及读出电路，同时在读出控制信号的控制下将参考存储单元的电流传输至读出偏置电流Ibias产生电路；读出偏置电流Ibias产生电路，采用权重系数加权将参考存储单元电流和带隙基准电流进行合并得到读出偏置电流，并产生与读出偏置电流相匹配的读出偏置电压；存储单元bitcell电流产生以及读出电路，用于产生存储单元电流，并在读出偏置电压和输出许可信号的控制下对选中存储单元的单元电流和读出偏置电流进行比较并输出数字化的输出。

技术领域

本发明涉及一种读出电路，特别是涉及一种应用于NVM(Noviolate memory，嵌入式非易失存储器)的高可靠性读出电路。

背景技术

随着半导体制造工艺和集成电路设计能力的不断进步，人们已经能够把包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个芯片上，这就是系统级芯片(System-on-Chip，SoC)。随着数据吞吐量不断上升以及系统低功耗要求，系统级芯片对存储器的需求越来越大。据预测，到2020年，约90％的硅片面积将被具有不同功能的存储器所占据，嵌入式存储器将成为支配整个系统的决定性因素。嵌入式非易失存储器(Noviolatememory，NVM)以其掉电不丢失数据的特性而成为嵌入式存储器中不可或缺的重要组成部分，它在改善系统性能、提高芯片可靠性、降低成本与功耗等方面都起到了积极的作用。

随着工艺水平不断提高，NVM性能越来越成为系统级芯片的关键指标，数读取速度不断上升，对读出电路性能提出了越来越高的要求，因此设计一个高可靠性读出电路具有十分重要的现实意义。

图1为一般闪存结构，包括存储器阵列(Memory array)101、行译码(未示出)、列译码(CMUX)102、电流比较器读出电路(Current comparator)103，存储器阵列中每行字线WL/WLS与每列的位线Bitline相交处对应一存储单元bitcell，存储器阵列中每行字线WL/WLS与参考位线Ref Bitline相交处对应一参考存储单元Ref bitcell(对于读出时不要参考单元产生参考电流的闪存结构不需要Ref Bitline列，对应的存储单元和列译码电路也不需要)；

存储器单元电路如图2，电路包括存储器件NC1、NR1、选择管NC2、NR2，选择管NC2源极接地，NR2源极接地，控制管NC1接bitline，NR1漏极接参考位线Ref Bitline，控制管NC1、NR1栅极连接WLS，选择管NC2、NR2栅极连接WL。

存储器阵列中每列位线Bitline和参考位线Ref Bitline连接至列译码的输入，如图3，列译码选择信号Ybl_level1、Ybl_level2连接至NMOS管NcY1、NcY2的栅极，位线Bitline连接至上面的NMOS管NcY1的漏极，上面的NMOS管NcY1的源极连接至下面的NMOS管NcY2的漏极，下面的NMOS管NcY2的源极为列译码输出CL，高压信号Vpos_rd连接至NMOS管NcYR1、NcYR2的栅极，参考位线Ref Bitline连接至上面的NMOS管NcYR1的漏极，上面的NMOS管NcYR1的源极连接至下面的NMOS管NcYR2的漏极，下面的NMOS管NcYR2的源极为参考列译码输出CLref。

电流比较读出电路一般采用图4结构，将参考电流Ibias与存储单元的读出电流Icell进行比较，然后通过反相器驱动后输出数字信号Dout。

NVM电流比较读出电路结构如图4所示，上图中Ibias为参考电流，Icell为地址对应存储单元(bitcell)导通电流。bitcell存储数据“0”，Icell电流幅值大于Ibias电流幅值，电流比较电路输出dout输出“0”；bitcell存储数据“1”，Icell电流幅值小于Ibias电流幅值，电流比较电路输出dout输出“1”。

原有电流比较读出电路大多采用如图5、图6所示两种方式：