[发明专利]一种PCB设计中检查连接器连接层面数的方法

说明书

本发明涉及PCB领域，特别涉及一种PCB设计中检查连接器连接层面数的方法，弥补了现有技术方案效率低、不易定位、容易有遗漏等缺点，通过本发明，可以快速检查并高亮出连接层面数不符合要求的连接器，并提供含有坐标信息的结果报告，大大提高了工作效率和准确度，有利于提高设计质量。

技术领域

本发明涉及PCB领域，特别涉及一种PCB设计中检查连接器连接层面数的方法。

背景技术

目前在市场上有多款PCB设计软件，Cadence作为业界应用最广泛的软件，不仅是它拥有强大的功能和多款相关软件做支撑，还因为它提供了开放式的二次开发接口和较为完善的开发语言库，用户可根据自身的需要进行开发。

skill语言是Cadence软件内置的一种基于C语言和LISP语言的高级编程语言，Cadence为skill语言提供了丰富的交互式函数，研究skill语言继而编写工具，投入应用可以大大提高工作效率。

在PCB设计的后期，工程师需要对PCB板进行全面细致的检查，此检查包含的方面广泛，其中包括连接器连接层面数的检查，连接器一般体积大、重量重，连接层面过多会造成上锡不良，发生掉件，影响PCB板的质量。在现有的技术方案中，连接器连接层面数的检查依靠质量工程师手动逐一检查，耗时长、操作复杂且容易有遗漏。现有的检查方法是，缺点主要有：

1)、耗时长，大型PCB板可能有数量众多的连接器，需要一一检查；

2)、容易有遗漏，不利于保证设计质量。

针对以上缺点，本发明提出一种PCB设计中检查连接器连接层面数的方法，弥补了现有技术方案效率低、不易定位、容易有遗漏等缺点，通过本发明，可以快速检查并高亮出连接层面数不符合要求的连接器，并提供含有坐标信息的结果报告，大大提高了工作效率和准确度，有利于提高设计质量。

发明内容

本发明是通过如下技术方案实现的，一种PCB设计中检查连接器连接层面数的方法，其包括如下步骤：1)、获取设计中所有symbols；2)、遍历symbols，获取某一名称的器件列表；3)、遍历步骤2)中得到的器件列表，获取器件的pin脚；4)、获取步骤3)中器件pin脚的连接层面；5)、计算步骤4)中获取的层面数，若大于预先设定的值则加入错误列表；6)、将错误列表生成报告，并高亮出问题pin对应的器件，点击报告中的坐标可定位到具体位置。

优选的，其中所述预先设定的值是3。

本发明还提供一种PCB设计中检查连接器连接层面数的方法，包括如下步骤：1)、编写检查连接器电容连接层面数的脚本；2)、在allegro设计软件中运行脚本；3)、逐一查看检查结果并修改；其中步骤1)中的脚本用于实现前述的方法。

优选的，所述修改，用于解决包括连接器连接层面数超出的问题。

本发明还提供一种计算机存储介质，其上存有计算机程序，该程序被处理器执行以实现所述的方法。

本发明还提供一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序以实现所述的方法。

本发明相对于现有技术的有益效果是，通过本发明，可以快速检查并高亮出连接层面数不符合要求的连接器，并提供含有坐标信息的结果报告，大大提高了工作效率和准确度，有利于提高设计质量。

附图说明

图1本发明一实施例提供的错误列表示意图

图2本发明一实施例提供的定位到具体位置示意图

具体实施方式

下面结合附图对本发明的较佳实施例进行详细阐述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。