[发明专利]一种栅压自举开关电路

权利要求书

1.一种栅压自举开关电路，其特征在于，包括NMOS主开关管(M_n)和PMOS主开关管(M_p)，以及与NMOS主开关管(M_n)连接的第一电荷泵电路、栅压提升电路和第一开关电路，与PMOS主开关管(M_p)连接的第二电荷泵电路、栅压降低电路和第二开关电路，

NMOS主开关管(M_n)的源极连接PMOS主开关管(M_p)的源极并作为所述栅压自举开关电路的输入端，其漏极连接PMOS主开关管(M_p)的漏极并作为所述栅压自举开关电路的输出端；

所述第一电荷泵电路包括第一NMOS管(MN1)、第二NMOS管(MN2)、第一电容(C1)、第二电容(C2)和第一二极管(D1)，

第一NMOS管(MN1)的栅极连接第二NMOS管(MN2)的源极和第一二极管(D1)的阳极并通过第二电容(C2)后连接反相时钟信号(CLKB)，其源极连接第二NMOS管(MN2)的栅极并通过第一电容(C1)后连接时钟信号(CLK)，其漏极连接第二NMOS管(MN2)的漏极并连接电源电压；第一二极管(D1)的阴极作为所述第一电荷泵电路的输出端；

所述第二电荷泵电路包括第一PMOS管(MP1)、第二PMOS管(MP2)、第三电容(C3)、第四电容(C4)和第二二极管(D2)，

第一PMOS管(MP1)的栅极连接第二PMOS管(MP2)的源极并通过第三电容(C3)后连接反相时钟信号(CLKB)，其源极连接第二PMOS管(MP2)的栅极和第二二极管(D2)的阴极并通过第四电容(C4)后连接时钟信号(CLK)，其漏极连接第二PMOS管(MP2)的漏极并接地；第二二极管(D2)的阳极作为所述第二电荷泵电路的输出端；

所述NMOS主开关管(M_n)导通时其栅源电压为2V_DD-V_F，所述PMOS主开关管( M_p) 导通时其栅源电压为-(2V_DD-V_F)，其中V_DD为电源电压的电压值，V_F为第一二极管(D1)导通时的压降和第二二极管(D2)导通时的压降；

所述栅压提升电路包括第三NMOS管(MN3)、第四NMOS(MN4)、第五PMOS管(MP5)和第六电容(C6)，

第四NMOS管(MN4)的栅极连接所述NMOS主开关管(M_n)的栅极、第三NMOS管(MN3)的栅极和第五PMOS管(MP5)的漏极，其源极连接所述栅压自举开关电路的输入端，其漏极连接第三NMOS管(MN3)的源极并通过第六电容(C6)后连接第五PMOS管(MP5)的源极和所述第一电荷泵电路的输出端；第五PMOS管(MP5)的栅极连接所述第一开关电路；

所述栅压降低电路包括第三PMOS管(MP3)、第四PMOS管(MP4)、第五NMOS管(MN5)和第五电容(C5)，

第四PMOS管(MP4)的栅极连接所述PMOS主开关管(M_p)的栅极、第三PMOS管(MP3)的栅极和第五NMOS管(MN5)的漏极，其源极连接所述栅压自举开关电路的输入端，其漏极连接第三PMOS管(MP3)的源极和所述栅压提升电路中第三NMOS管(MN3)的漏极并通过第五电容(C5)后连接第五NMOS管(MN5)的源极和所述第二电荷泵电路的输出端；第五NMOS管(MN5)的栅极连接所述第二开关电路；第三PMOS管(MP3)的漏极连接所述栅压提升电路中第三NMOS管(MN3)的源极；

所述第一开关电路根据时钟信号(CLK)和反相时钟信号(CLKB)产生时序控制信号控制所述栅压提升电路；

所述第二开关电路根据时钟信号(CLK)和反相时钟信号(CLKB)产生时序控制信号控制所述栅压降低电路。

2.根据权利要求1所述的栅压自举开关电路，其特征在于，所述第一开关电路包括第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第九NMOS管(MN9)、第十NMOS管(MN10)、第十一PMOS管(MP11)和第十二PMOS管(MP12)，

第六NMOS管(MN6)的栅极连接反相时钟信号(CLKB)，其源极接地，其漏极连接第七NMOS管(MN7)和第八NMOS管(MN8)的源极以及所述栅压提升电路中第四NMOS管(MN4)的漏极；

第十一PMOS管(MP11)的栅极连接第七NMOS管(MN7)的栅极和时钟信号(CLK)，其源极接电源电压，其漏极连接第七NMOS管(MN7)和第八NMOS管(MN8)的漏极以及所述栅压提升电路中第五PMOS管(MP5)的栅极；

第九NMOS管(MN9)的栅极连接电源电压，其漏极连接第八NMOS管(MN8)的栅极和所述栅压提升电路中第五PMOS管(MP5)的漏极，其源极连接第十NMOS管(MN10)管和第十二PMOS管(MP12)的漏极；

第十二PMOS管(MP12)的源极连接电源电压，其栅极连接第十NMOS管(MN10)的栅极并连接反相时钟信号(CLKB)，第十NMOS管(MN10)的源极接地；

所述第二开关电路包括第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第九PMOS管(MP9)、第十PMOS管(MP10)、第十一NMOS管(MN11)和第十二NMOS管(MN12)，

第六PMOS管(MP6)的栅极连接时钟信号(CLK)，其源极接地，其漏极连接第七PMOS管(MP7)和第八PMOS管(MP8)的源极以及所述栅压降低电路中第四PMOS管(MP4) 的漏极；

第十一NMOS管(MN11)的栅极连接第七PMOS管(MP7)的栅极和反相时钟信号(CLKB)，其源极接地，其漏极连接第七PMOS管(MP7)和第八PMOS管(MP8)的漏极和所述栅压降低电路中第五NMOS管(MN5)的栅极；

第九PMOS管(MP9)的栅极接地，其漏极连接第八PMOS管(MP8)的栅极和所述栅压降低电路中第五NMOS管(MN5)的漏极，其源极连接第十PMOS管(MP10)管和第十二NMOS管(MN12)的漏极；

第十二NMOS管(MN12)的源极接地，其栅极连接第十PMOS管(MP10)的栅极并连接时钟信号(CLK)，第十PMOS管(MP10)的源极接电源电压。