[发明专利]包括绝缘层的半导体器件及其形成方法

说明书

本发明提供包括绝缘层的半导体器件及其形成方法。一种半导体器件包括：衬底；绝缘层和栅电极的叠层结构，所述绝缘层和栅电极交替地并且重复地堆叠在所述衬底上；以及柱，所述柱穿过所述叠层结构。所述绝缘层包括下绝缘层、设置在所述下绝缘层上的中间绝缘层和设置在所述中间绝缘层上的上绝缘层。所述下绝缘层的硬度小于所述中间绝缘层的硬度，并且所述上绝缘层的硬度大于所述中间绝缘层的硬度。

优先权声明

本专利申请要求2017年5月31日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2017-0067360号的优先权和权益，该韩国专利申请的公开内容通过引用的方式全部并入本文。

技术领域

本发明构思涉及一种半导体器件及其形成方法，该半导体器件具有多个绝缘层堆叠的结构以及穿过该结构的柱。

背景技术

为了与电子器件的小型化相应地增大半导体器件的集成度，已尝试了用于垂直堆叠多个层并且形成穿过该多个层的柱的技术。这些柱形成在垂直穿过该多个层的孔中。每个孔都具有高纵横比。形成这些孔的图案化工艺的难度在逐渐增大。例如，具有高纵横比的孔无法通过当前的蚀刻工艺完全形成到期望的深度，并且往往容易受到诸如弯曲、朝向孔的底部的直径减小和/或条纹退化的缺陷的影响。

发明内容

根据本发明构思的示例，提供了一种半导体器件，所述半导体器件包括：衬底；叠层结构，所述叠层结构具有交替堆叠在所述衬底上的绝缘层和栅电极；以及柱，所述柱穿过所述叠层结构。所述绝缘层包括多个下绝缘层、在所述下绝缘层上的多个中间绝缘层和在所述多个中间绝缘层上的多个上绝缘层。所述多个下绝缘层的硬度低于所述多个中间绝缘层的硬度，并且所述多个上绝缘层的硬度高于所述多个中间绝缘层的硬度。

根据本发明构思的另一示例，提供了一种半导体器件，所述半导体器件包括：在所述半导体器件的单元区域和连接区域中的衬底；在所述单元区域中的叠层结构，所述叠层结构具有交替堆叠在所述衬底上的绝缘层和栅电极；在所述连接区域中的绝缘夹层，所述绝缘夹层覆盖所述叠层结构延伸到所述连接区域中的部分；单元柱，所述单元柱穿过所述单元区域中的所述叠层结构；以及伪柱，所述伪柱穿过所述绝缘夹层和所述叠层结构延伸到所述连接区域中的所述部分。所述绝缘层包括多个下绝缘层、在所述多个下绝缘层上的多个中间绝缘层和在所述多个中间绝缘层上的多个上绝缘层。所述多个下绝缘层的硬度低于所述多个中间绝缘层的硬度，并且所述多个上绝缘层的硬度高于所述多个中间绝缘层的硬度。

根据本发明构思的又一示例，提供了一种半导体器件，所述半导体器件包括：衬底；叠层结构，所述叠层结构具有交替堆叠在所述衬底上的绝缘层和栅电极；以及柱，所述柱穿过所述叠层结构。所述绝缘层包括多个下绝缘层、在所述多个下绝缘层上的多个形状控制绝缘层和在所述多个形状控制绝缘层上的多个上绝缘层。所述多个形状控制绝缘层的硬度低于所述多个上绝缘层的硬度。此外，所述多个形状控制绝缘层占用所述半导体器件在所述叠层结构的高度的0.3倍至0.7倍的范围内的区域。

附图说明

本发明构思的上述和其它目的、特征和优点将通过下面参照附图对其示例进行的详细描述而对本领域的普通技术人员变得更显而易见，在附图中：

图1、图2、图3和图4是根据本发明构思的半导体器件的示例的截面图；

图5是根据本发明构思的半导体器件的示例的布局；

图6是根据本发明构思的半导体器件沿着图5中的线I-I’、II-II’、III-III’和IV-IV’截取的截面图；

图7、图8和图9是在图6中示出的器件的部分的示例的局部放大图；