[发明专利]一种占空比可控的振荡器电路

说明书

本发明提供了一种占空比可控的振荡器电路，所述振荡器电路包括振荡环路电路、电平检测电路、翻转阈值检测电路和误差比较电路，其中，振荡环路电路由奇数级反相器、充电电流源和放电电流源组成，电平检测电路和翻转阈值检测电路同时连接误差比较电路，振荡环路电路产生的振荡信号输入到电平检测电路，电平检测电路输出电平信号，翻转阈值检测电路输出电压信号，电压信号与电平信号一起输入到误差比较电路中，误差比较电路的输出端连接到振荡环路电路，调节振荡环路电路中充电电流的大小。本发明实现了振荡器电路最终输出的时钟信号占空比值保持在50%，且该占空比值不随工艺的波形而发生变化。

技术领域

本发明涉及模拟集成电路技术领域，尤其涉及一种振荡器电路，具体为一种占空比可控的振荡器电路。

背景技术

模拟集成电路中振荡器是一种常见的电路，其作用是产生系统时钟，其中一个重要的指标就是占空比（Duty Cycle，简称 DC）。占空比定义是在一个时钟周期里，高电平时间占时钟周期时间的比例，理想方波的占空比是50%。事实上，实际的振荡器电路中，要想实现精确的50%附近的占空比是很困难的。

如图1所示，是现有的一种环形振荡器结构示意图。在该环形振荡器结构中，三个反相器101、102、103的输出端A、B、C输入首尾相连，形成环形达到振荡器的振荡条件，形成周期振荡信号，其中，输出端C点的信号经过反相器104输出时钟信号CLK。参考电流114经过漏、栅短接的NMOS晶体管113产生偏置电压信号VBN，偏置电压端VBN连接到NMOS晶体管109、110、111、112的栅极；NMOS晶体管109的漏极连接到PMOS晶体管105的漏极和栅极产生偏置电压VBP，偏置电压端VBP连接到PMOS晶体管106、107、108的栅极。这样，振荡环路中的反相器101、102、103的充电电流分别由PMOS晶体管电流源106、107、108来提供，而放电电流分别由NMOS晶体管电流源110、111、112来提供。

该振荡器输出时钟信号CLK的周期与参考电流源114线性相关，但是其占空比DC，则与输出级反相器104的翻转阈值Vto，以及振荡环路A、B、C点的中心电平直接相关。在电路设计时，满足如下两点，即可使得占空比等于50%：第一点，设计输出级反相器104的翻转阈值Vto等于电源电压VDD的中心值VDD/2，此时，要求反相器104中的NMOS晶体管和PMOS晶体管导通能力相等，即μn*(VDD-Vtn)*(W/L)n=μp*(VDD-Vtp)*(W/L)p；第二点，设计振荡环路中的反相器101、102、103中的充电电流与放电电流相等，即(W/L)109=(W/L)110=(W/L)111=(W/L)112，(W/L)105=(W/L)106=(W/L)107=(W/L)108，从而实现振荡环路中，振荡信号A、B、C点的中心电平VS为VDD/2。但是，实际工艺生产中，由于NMOS晶体管和PMOS晶体管受工艺波动影响不同，输出级反相器104的翻转阈值Vto和振荡环路中振荡信号A、B、C点的中心电平VS并不能一直都维持在VDD/2，比如：在工艺的SF（NMOS Slow， PMOS Fast）时，输出级反相器104的翻转阈值变为>VDD/2，这样，最终输出的时钟信号CLK占空比要比50%大；同样，在工艺的FS（NMOS Fast， PMOS Slow）时，输出级反相器104的翻转阈值变为<VDD/2，这样，最终输出的时钟信号CLK占空比要比50%小。

发明内容

针对上述现有技术中存在的不足，本发明提出了一种占空比可控的振荡器电路，其中，电平检测电路和翻转阈值检测电路同时连接误差比较电路，实现了振荡器电路最终输出的时钟信号占空比保持在50%，而且该占空比值不随工艺的波形而发生变化。

为了达到上述技术目的，本发明所采用的技术方案是：