[发明专利]一种基于神经网络的存储模块、模组及数据处理方法有效

专利信息
申请号: 201711444685.9 申请日: 2017-12-27
公开(公告)号: CN108038542B 公开(公告)日: 2022-01-07
发明(设计)人: 张睿 申请(专利权)人: 上海闪易半导体有限公司
主分类号: G06N3/063 分类号: G06N3/063
代理公司: 北京集佳知识产权代理有限公司 11227 代理人: 王宝筠
地址: 200120 上海市浦东新区中国(上海)*** 国省代码: 上海;31
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摘要:
搜索关键词: 一种 基于 神经网络 存储 模块 模组 数据处理 方法
【权利要求书】:

1.一种基于神经网络的存储模块,其特征在于,包括:

由多个存储单元构成的存储阵列,每个存储单元包括非易失性存储器;

在所述存储阵列中,第一方向上每一条非易失性存储器的第一源漏极电连接第一电连线,第二方向上每一条非易失性存储器的第二源漏极电连接第二电连线,第一方向或第二方向上每一条非易失性存储器的栅极电连接第三电连线;

所述第一电连线用于加载前向传播中的输入信号,所述第二电连线用于输出所述前向传播中的输出信号;所述第二电连线用于加载反向传播中的输入信号,所述第一电连线用于输出所述反向传播中的输出信号;

所述第一电连线和所述第二电连线中的一个用于加载输入信号,另一个的用于输出输出信号,所述输入信号用于表征神经网络中层的输入向量数值,所述非易失性存储器的存储数据用于表征所述层到下一层的连接权重数值。

2.根据权利要求1所述的存储模块,其特征在于,所述非易失性存储器包括忆阻器、相变存储器、铁电存储器、自旋磁矩耦合存储器、浮栅场效应管或SONOS场效应管。

3.根据权利要求1所述的存储模块,其特征在于,所述存储单元还包括MOS器件,所述非易失性存储器的第一源漏极与所述MOS器件的第二源漏极电连接,所述MOS器件的第一源漏极电连接第一电连线,在第一方向或第二方向上每一条场效应晶体管的栅极电连接第四电连线。

4.根据权利要求1所述的存储模块,其特征在于,所述存储单元还包括与所述非易失性存储器共用沟道的MOS器件,第一方向或第二方向上每一条MOS器件的栅极电连接第四电连线。

5.一种数据处理方法,其特征在于,采用如权利要求1-4中任一项所述的基于神经网络的存储模块进行数据处理,所述方法包括:

每个存储单元的非易失性存储器处于第一数据状态,在第一电连线上加载输入信号、在第三电连线上加载读取电压信号,在第二电连线输出第一输出数据,所述第一输出数据为前向传播的输出信号。

6.根据权利要求5所述的数据处理方法,其特征在于,还包括:

每个存储单元的非易失性存储器处于第二数据状态,在第二电连线上加载输入信号、在第三电连线上加载读取电压信号,在第一电连线获得第二输出数据,所述第二输出数据为反向传播的输出信号。

7.根据权利要求5或6所述的数据处理方法,其特征在于,所述第一数据状态和所述第二数据状态为相同的数据状态。

8.根据权利要求5或6所述的数据处理方法,其特征在于,还包括:

在一个或多个待改变的非易失性存储器上加载写电压或擦电压,以使得待改变的非易失性存储器存储的当前数据状态发生变化。

9.一种存储模组,其特征在于,包括多个存储单元,每个存储单元包括一个或多个如权利要求4所述的基于神经网络的存储模块;

每个所述存储模块的第一电连线连接至第一信号控制单元的输入端,所述第一信号控制单元包括并联的第一开关单元和第一信号处理单元,所述第一信号处理单元用于第一电连线输出信号的信号处理;

每个所述存储模块的第二电连线连接至第二信号控制单元的输入端,所述第二信号控制单元包括并联的第二开关单元和第二信号处理单元,所述第二信号处理单元用于第二电连线输出信号的信号处理;

多个所述存储单元串行连接,由前一存储单元中存储模块的第二信号控制单元的输出端分别对应电连接至后一存储单元中存储模块的第一信号控制单元的输出端;

其中,当前向传播时,第一开关单元处于导通状态且第二开关单元处于开路状态;当反向传播时,第二开关单元处于导通状态且第一开关单元处于开路状态。

10.根据权利要求9所述的存储模组,其特征在于,所述第一信号处理单元所在支路中还串联有第三开关单元,所述第二信号处理单元所在支路中还串联有第四开关单元,且当前向传播时,第三开关单元处于开路状态,第四开关单元处于导通状态;当反向传播时,第四开关单元处于开路状态,第三开关单元处于导通状态。

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