[发明专利]一种低单粒子敏感性的抗SEU存储单元电路

说明书

本发明公开了一种低单粒子敏感性的抗SEU存储单元电路，包括：存储电路、反馈电路和存取电路；存储电路用于存储抗SEU存储单元电路的数据信息，反馈电路能够在存储电路发生翻转后进行反馈，恢复存储电路的数据信息，存取电路用于外部对抗SEU存储单元电路的读写操作访问。针对低纳米工艺下的单粒子翻转问题，该结构保证了至少两个节点不发生翻转，并通过反馈回路将翻转节点恢复，实现了单节点翻转(SE‑SNU)全加固能力。当发生多节点翻转时，考虑两节点发生电荷共享效应被打翻而使得单元翻转的情况，电路具有更少的敏感节点对，是常用加固结构DICE单元敏感节点对数的一半，具有更低的单粒子敏感性，可有效缓解单粒子多节点翻转问题，提高单元的抗辐射能力。

技术领域

本发明属于存储器电路设计领域，尤其涉及抗单粒子翻转的静态随机存储器(SRAM)存储单元电路，。

背景技术

存储单元是存储电路的基本组成部分，外围电路通过对存储阵列中特定单元的读写操作完成数据的存取访问，单元的可靠性属性直接影响存储器的功能。

随着工艺进入纳米尺寸阶段，晶体管器件尺寸缩减且排列更加紧密，高密度SRAM单元存储数据的节点物理距离变得越来越小，当器件受到外界射线或粒子轰击时，电荷共享效应更加显著，两个或两个以上敏感节点同时收集电荷导致存储单元发生单粒子翻转的概率大大增加。传统的抗单节点翻转的SEU电路级加固技术将会失效，需要寻求新的加固方案来应对加剧的存储单元单粒子翻转问题。

现有电路级的抗SEU加固技术中，通常采用晶体管堆叠或并联以增加敏感节点处的寄生电容或电阻，增加敏感节点翻转所需的临界电荷值，以降低节点对单粒子的敏感性，提高单元的单粒子翻转阈值。这种方法的主要缺点是寄生效应会导致读写速度变慢，同时造成较大的面积开销。

另一种加固技术通过引入冗余存储节点，在单粒子入射后保证单元中存在未被打翻的节点通过反馈电路恢复已翻转存储节点的状态。然而这种技术的缺点在于新的节点会带来更多的敏感节点对，发生单粒子多节点翻转问题时，若敏感节点对处理不当时，存储单元可靠性显著降低。

发明内容

本发明的技术解决问题：克服现有技术不足，提供一种低单粒子敏感性的抗SEU存储单元电路，该电路不存在寄生电容或电阻引起的读写速度变慢的问题。同时针对先进纳米工艺下的单粒子翻转问题，电路具有单节点翻转的完全免疫能力。针对电荷共享引起的单粒子多节点翻转情形，电路具有更少的敏感节点对，可有效降低单粒子翻转阈值，提升电路的数据存取可靠性。

本发明的技术解决方案为：一种低单粒子敏感性的抗SEU存储单元电路，包括：存储电路、反馈电路和存取电路；存储电路用于存储抗SEU存储单元电路的数据信息，反馈电路能够在抗SEU存储单元电路的存储电路发生翻转后进行反馈，恢复存储电路的数据信息，存取电路用于外部对抗SEU存储单元电路的读写操作访问。

存储电路，包括PMOS晶体管P1、PMOS晶体管P2、NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4；

反馈电路，包括PMOS晶体管P3、PMOS晶体管P4、NMOS晶体管N5、NMOS晶体管N6；

存取电路，包括NMOS晶体管N7和NMOS晶体管N8；

其中，PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4的源端接电源电压，NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N5、NMOS晶体管N6的源端接电源地；

NMOS晶体管N7源端连接位线BL，NMOS晶体管N7漏端连接存储节点Q；NMOS晶体管N8源端连接位线BLB，漏端连接存储节点QB；字线WL连接并控制NMOS晶体管N7和NMOS晶体管N8的栅端，完成对抗SEU存储单元电路的读写操作；