[发明专利]半导体元件的密孔图案形成方法

说明书

本发明公开了一种半导体元件的密孔图案形成方法，其包含：在设置于基材上的至少一个下硬遮罩层上形成多个第一柱体；在下硬遮罩层上形成间隔层以形成多个第二柱体分别覆盖第一柱体，其中多个第一孔洞形成于第二柱体之间；蚀刻间隔层以经由第一孔洞暴露出下硬遮罩层的第一部位，以及暴露出第一柱体的顶面；移除第一柱体以形成多个第二孔洞于间隔层，进而暴露出下硬遮罩层的第二部位；蚀刻下硬遮罩层的第一部位与第二部位；以及移除间隔层的残留部位。借此，可有效地形成具有小于微影工艺的最小解析度的节距或直径的密孔图案。

技术领域

本发明是有关于一种半导体元件的密孔图案形成方法。

背景技术

随着半导体元件的整合度的增加，用于形成具有小于微影工艺的最小解析度的间距或直径的密孔图案的各种双重图案化技术(Double Patterning Techniques,DPT)已被发展出。

一般来说，有两种主要的双重图案化技术：LELE(Litho-Etch-Litho-Etch)双重图案化技术和自对准双重图案化(Self-Aligned Double Patterning,SADP)技术。在过程开发和设计流程实施方面，LELE双重图案化技术比SADP技术成熟得多，而SADP技术具有比LELE双重图案化技术更强的扩展潜力，因为其尖端-尖端(tip-tip)和尖端-侧(tip-side)的设计规则较小，以及其内在的自对准属性。

发明内容

有鉴于此，本发明的目的在于提出一种半导体元件的密孔图案形成方法，此方法可有效地形成具有小于微影工艺的最小解析度的节距或直径的密孔图案。

为了达到上述目的，依据本发明的一实施方式，一种半导体元件的密孔图案形成方法包含：在设置于基材上的至少一个下硬遮罩层上形成多个第一柱体；在下硬遮罩层上形成间隔层以形成多个第二柱体分别覆盖第一柱体，其中多个第一孔洞形成于第二柱体之间；蚀刻间隔层以经由第一孔洞暴露出下硬遮罩层的第一部位，以及暴露出第一柱体的顶面；移除第一柱体以形成多个第二孔洞于间隔层，进而暴露出下硬遮罩层的第二部位；蚀刻下硬遮罩层的第一部位与第二部位；以及移除间隔层的残留部位。

在一个或多个实施方式中，前述形成第一柱体的步骤包含：在下硬遮罩层上形成上硬遮罩层；在上硬遮罩层上形成多个点状物；蚀刻上硬遮罩层由点状物所暴露出的暴露部位，其中上硬遮罩层的残留部位作为第一柱体；以及移除点状物。

在一个或多个实施方式中，前述的半导体元件的密孔图案形成方法进一步包含：在蚀刻上硬遮罩层的暴露部位的步骤之前修整点状物。

在一个或多个实施方式中，前述形成第一柱体的步骤包含：基于由第一维度以及第二维度所构成的第一阵列形成第一柱体。

在一个或多个实施方式中，前述形成第一柱体的步骤进一步包含：基于第一阵列等距地形成第一柱体。

在一个或多个实施方式中，形成于第一维度与第二维度之间的角度约为60度。

在一个或多个实施方式中，前述的第一孔洞与第二孔洞是基于由第三维度以及第四维度所构成的第二阵列排列。

在一个或多个实施方式中，在第三维度与第四维度中的一个中，第一孔洞中的两个相邻者是排列于第二孔洞中的两对应者之间。

在一个或多个实施方式中，形成于第三维度与第四维度之间的角度约为60度。

在一个或多个实施方式中，形成于第一维度与第三维度及第四维度中的至少一个之间的角度约为30度。

在一个或多个实施方式中，在蚀刻间隔层的步骤之前，每一个第一孔洞形成于第二柱体中的三个相邻者之间。

在一个或多个实施方式中，前述第二柱体是以密堆积的方式排列。