[发明专利]一种可扩展的多相位时钟产生系统及方法

说明书

本申请公开了一种可扩展的多相位时钟产生系统及方法，该系统包括时钟源、时钟单元以及与时钟源的输出端一一对应连接的相位时钟单元，其中，时钟单元的时钟输入端与相位时钟单元的时钟输入端均与时钟源的输出端连接，时钟单元的输出端与相位时钟单元的输入D端连接。本申请提供的可扩展的多相位时钟产生系统通过时钟单元与相位时钟单元将时钟源输出的时钟进行相位扩展，可扩展性强，可以扩展到支持16相位、32相位，甚至于更多的时钟相位等；而且该系统结构简单，简化了多相位时钟设计复杂度，在很大程度上降低了时钟源设计的规格需求，减少了设计成本。

技术领域

本申请涉及电子技术领域，尤其涉及一种可扩展的多相位时钟产生系统及方法。

背景技术

多相位时钟经常被用在通信、电子等众多领域，比如应用于高速串行收发器，采用多个相位对接收数据进行重复采样，以进行数据恢复等。还可以应用到需要多通道采样或者多通道访问控制的功能模块，以改善电磁环境影响，降低通道间的干扰，提高系统运行的稳定性等。

传统的多相位时钟生成，一般是采用全模拟电路来实现，全模拟电路包括鉴相器、电荷泵、环路滤波器与电压控制延迟线，鉴相器用于对频率输入信号和反馈回来的频率输出信号的相位进行检测并输出相应的检测信号，检测信号为上升或下降信号；电荷泵在检测信号的上升或下降信号的控制下进行充电或放电，并经过环路滤波器后形成控制电压；电压控制延迟线由多级延迟单元串联而成，输入端接收频率输入信号、输出端输出频率输出信号，各级延迟单元分别对输入的信号进行一定的延迟，控制电压能够对电压控制延迟线的各级延迟单元的延迟时间进行调整，并且通过整个环路的负反馈控制，能使得锁定后的频率输出信号和频率输入信号的相位差为一个周期。

但是，采用全模拟电路生成的多相位时钟通道数目有限，不方便相位扩展，且全模拟电路设计难度高，模拟参数调整时间长，需要的芯片面积大，造成芯片成本增加，产品研发的时间周期增加。

发明内容

本申请提供了一种可扩展的多相位时钟产生系统及方法，以解决目前多相位时钟生成的通道数目有限，不方便相位扩展的技术问题。

为了解决上述技术问题，本申请实施例公开了如下技术方案：

第一方面，本申请实施例公开了一种可扩展的多相位时钟产生系统，包括时钟源、时钟单元以及与所述时钟源的输出端一一对应连接的相位时钟单元，其中，

所述时钟单元的时钟输入端与所述相位时钟单元的时钟输入端均与所述时钟源的输出端连接，所述时钟单元的输出端与所述相位时钟单元的输入D端连接。

可选的，所述时钟源包括第一输出端与第二输出端，所述相位时钟单元包括第一相位时钟单元与第二相位时钟单元，其中，

所述时钟单元的时钟输入端与所述第一相位时钟单元的时钟输入端均与所述第一输出端连接，所述时钟单元的相位输出端与所述第一相位时钟单元的输入D端连接；

所述第二相位时钟单元的时钟输入端与所述第二输出端连接，所述第一相位时钟单元的相位输出端与所述第二相位时钟单元的输入D端连接。

可选的，所述时钟单元与第一相位时钟单元集成为一体式结构。

可选的，所述相位时钟单元包括2-4个寄存器，所述寄存器的时钟输入端与所述时钟源的输出端连接；

所述寄存器按照上升沿触发寄存器连接下降沿触发寄存器的顺序依次串联。

可选的，所述相位时钟单元包括第一级寄存器、第二级寄存器、第三级寄存器与第四级寄存器，所述第一级寄存器与第三级寄存器为上升沿触发的寄存器，所述第二级寄存器与第四级寄存器为下降沿触发的寄存器；

所述第一级寄存器、第二级寄存器、第三级寄存器与第四级寄存器的时钟输入端均与所述时钟源的输出端连接；