[发明专利]高Q值且耐干扰的片上集成电感及其衬底隔离结构和芯片

说明书

本发明属于射频集成电路领域，公开了一种高Q值且耐干扰的片上集成电感及其衬底隔离结构和芯片，衬底隔离结构包括：设置在中间区域的电感衬底底盘，以及依次设置在所述电感衬底底盘外的DNW环和Psub环；DNW环与Psub环保持一定的间距，形成反偏的二极管DNP结构，增大了P衬底的负载电阻，对来自外部P衬底上的噪声起到隔离作用，提高了电感抗干扰的能力。本发明采用的电感衬底隔离结构不仅能够有效的抑制电感工作在高频状态下的涡流效应，还能提升电感本身的抗干扰能力；从而大大提高了集成电感的Q值。且本发明在现有普通工艺中就可以实现，不需要去使用电阻率高的特殊工艺，这样还大大降低了芯片制造的成本，提高了同行业的竞争力。

技术领域

本发明属于射频集成电路领域，尤其涉及高Q值且耐干扰的片上集成电感 及其衬底隔离结构和芯片。

背景技术

在射频集成电路RFIC工艺中，制作高Q值且耐干扰的无源器件电感是非 常重要。然而，在片上集成的电感则是无源器件中最难集成的部分。使用高Q 值且耐干扰的在片上集成的电感，可以大大提高RF电路模块的稳定性和电路 设计效率。而在硅工艺(CMOS和BiCMOS)的RFIC中，由于衬底电阻率比 较低，噪声很容易通过衬底耦合到电感线圈上，导致电感在工作时的稳定性变 差，Q值降低。例如：在RF电路Synthesizer的VCO中，迫切需要Q值达到 10至15，甚至更高。因此，制作高Q值的集成电感尤其具有挑战性。

电感衬底隔离结构的设计成了提高电感Q值的一个很重要环节。好的衬底 隔离结构不仅能够有效的抑制电感工作在高频状态下的涡流效应，还能大大提 升电感本身的抗干扰能力。

目前，有部分设计采用阱隔离技术，具体将电感线圈做在N阱层上，通过N 阱层隔离来自外部P衬底基板上的噪声，有效的提高了抗干扰能力。但N型半导 体材料的电子迁移率大于P型半导体材料的电子迁移率，即N阱层的电阻率较 小。电感工作在高频状态时，则容易产生更强的涡流效应和更多的热量；从而 降低了电感的品质因数Q。

目前，也有部分设计采用P衬底基板隔离技术，将电感线圈直接做在晶圆P 衬底上，因为至少P衬底的电阻率大于N型半导体材料的电阻率，对涡流效应的 抑制能力稍微有所提高。但由于晶圆P衬底基板的电阻率也仅仅只有(8～12) Ohm-cm，很容易耦合到来自外部的噪声，抗干扰能力不高，最终导致电感的品 质因数Q不高。

发明内容

本发明实施例的目的在于提供一种高Q值且耐干扰的片上集成电感及其衬 底隔离结构和芯片，旨在解决现有的集成电感很容易耦合到来自外部的噪声， 抗干扰能力弱，从而导致电感的品质因数Q不高的问题。

本发明提供了一种高Q值且耐干扰的片上集成电感的衬底隔离结构，包括： 设置在中间区域的电感衬底底盘，以及依次设置在所述电感衬底底盘外的DNW 环和Psub环；所述DNW环与所述Psub环保持一定的间距，形成反偏的二极 管DNP结构，增大了P衬底的负载电阻，对来自外部P衬底上的噪声起到隔 离作用，提高了电感抗干扰的能力。

优选地，DNW环为上端开一段小口的不封闭环。主要用于泄放电感工作 在高频时对衬底产生过多的尾能量。

优选地，Psub环为封闭的环。

进一步优选地，所述DNW环与所述Psub环保持一定的小间距，这样可以 形成反偏的二极管DNP结构，增大了P衬底的负载电阻，对来自外部P衬底 上的噪声起到一定隔离作用，提高了电感抗干扰的能力。

优选地，所述DNW环设置在内且接高电位；所述Psub环设置在外且接“0” 电位GND。

优选地，所述电感衬底底盘的形状为方形。由于方形是同等宽长图形中面 积最大，电感下的衬底隔离结构面积稍大点，隔离噪声效果就会好些，对电感 提升电感Q值是有帮助的。