[发明专利]一种数字逻辑运算方法、电路和FPGA芯片

权利要求书

1.一种数字逻辑运算电路，其特征在于，包括依次连接的输入单元、乘法单元和输出单元；

所述输入单元包括若干个用于各自接收输入数据的输入寄存器；

所述乘法单元包括依次连接的编码器、华莱士树结构模块和加法器，第一流水寄存器设置于所述乘法单元中任意两个器件之间，第二流水寄存器设置于所述加法器之后；

所述输出单元包括依次连接的累加器和输出寄存器，所述累加器的输出和所述乘法单元的输出作为所述累加器的输入。

2.如权利要求1所述的数字逻辑运算电路，其特征在于，所述输入单元还包括至少一个预加器，所述预加器的输入与至少两个所述输入寄存器相连，所述预加器的输出作为所述乘法单元的输入。

3.如权利要求2所述的数字逻辑运算电路，其特征在于，所述输入寄存器包括三个，其中两个输入寄存器的输出作为所述预加器的输入，另一个所述输入寄存器的输出直接作为所述乘法单元的输入。

4.如权利要求1-3任一项所述的数字逻辑运算电路，其特征在于，所述第一流水寄存器设置于所述华莱士树结构模块和加法器之间。

5.一种FPGA芯片，其特征在于，包括如权利要求1-4任一项所述的数字逻辑运算电路。

6.一种数字逻辑运算方法，其特征在于，包括：

输入单元中的输入寄存器接收输入数据；

所述输入数据输入到乘法单元，依次经过乘法单元中的编码器、华莱士树结构模块和加法器进行乘法运算，得到运算数据；其中，在所述乘法单元中任意两个器件之间设置有第一流水寄存器，在所述加法器之后设置有第二流水寄存器；

所述运算数据输入输出单元，所述输出单元包括依次连接的累加器和输出寄存器，所述累加器的输出和所述乘法单元的输出作为所述累加器的输入。

7.如权利要求6所述的数字逻辑运算方法，其特征在于，所述输入单元还包括至少一个预加器，所述预加器的输入与至少两个所述输入寄存器相连，所述预加器的输出作为所述乘法单元的输入。

8.如权利要求7所述的数字逻辑运算方法，其特征在于，所述输入寄存器包括三个，其中两个输入寄存器的输出作为所述预加器的输入，另一个所述输入寄存器的输出直接作为所述乘法单元的输入。

9.如权利要求8所述的数字逻辑运算方法，其特征在于，当所述输入数据包括三个时，其中两个输入数据各自通过两个输入寄存器输入所述预加器中，作为所述乘法单元的输入；另一个输入数据直接作为所述乘法单元的输入；

当所述输入数据包括两个时，其中一个输入数据一次通过输入寄存器、预加器，作为所述乘法单元的输入；另一个输入数据直接作为所述乘法单元的输入。

10.如权利要求6-9任一项所述的数字逻辑运算方法，其特征在于，所述第一流水寄存器设置于所述华莱士树结构模块和加法器之间。