[发明专利]一种基于FPGA的高速高精插补系统以及直线插补算法

说明书

本发明公开了一种基于FPGA的高速高精插补系统以及直线插补算法，属于工业控制领域；所述系统包括数据输入模块，以及与之相连的时钟计时模块和数据处理模块，时钟计时模块同时连接数据处理模块。所述直线插补算法首先数据输入模块计算各个坐标轴的起终点需要移动的位移量和方向，然后数据处理模块计算总插补次数及每个周期的插补速度。时钟计时模块在每个插补周期计算一次插补速度，并输出速度和方向脉冲。每产生一个脉冲信号，计时器内部的计数器自加一，直至达到插补次数结束插补计算。本发明系统采用并行结构，便于调试和修改，自主进行插补运算并输出，计算速度快；算法使用余数补偿的方法，整个插补过程达到无误差。

技术领域

本发明属于工业控制领域，具体是一种基于FPGA的高速高精插补系统以及直线插补算法。

背景技术

随着数控技术、机器人技术和工业控制领域的发展，人们对运动的精度和速度要求越来越高。虽然软件插补易修改，但软件插补自身也存在一些固有缺点：如串行的计算方法相比于硬件并行的计算来讲速度慢，精度低，且插补周期长。

对于传统的硬件插补器来说由于体积庞大、灵活性差等缺点很早就被工程技术人员淘汰。所以，用可编程硬件芯片来处理运动控制的插补算法可以兼顾易修改、精度高、响应快等优点。

发明内容

本发明针对高速多轴电机的控制领域中，现有的插补算法占用过多系统时间导致处理器无法处理其他任务的问题，提出了一种基于FPGA的高速高精插补系统以及直线插补算法，能保证插补的精度和速度。

所述的基于FPGA的高速高精插补系统包括：数据输入模块，时钟计时模块和数据处理模块；

数据输入模块用于接收并处理坐标信号和控制信号；输入端口有：系统时钟信号输入clk端口，32位数据输入D端口，4位地址信号A端口，写使能信号nWE端口，复位信号nRESET端口；输出端口有：系统忙输出信号BUSY端口，插补完成输出信号OVER端口。

每个坐标信号分别存储在一个坐标寄存器中，坐标信号包括：8位三个坐标轴输出分速度输出信号fx、fy、fz和三个坐标轴方向输出信号x_dr、y_dr、z_dr，分别存储在6个对应的坐标寄存器中。

数据输入模块的输出OVER端口通过线型变量分别连接时钟计时模块和数据处理模块的输入完成信号RDY端口，将数据输入的完成信息输送到时钟计时模块和数据处理模块，当接收到输入完成信息之后，时钟计时模块和数据处理模块开始工作。

时钟计时模块的功能是在每个插补周期产生一个脉冲信号，并判断是否到达插补终点；输入端口有：数据输入完成信号RDY端口和系统时钟信号输入clk端口；

时钟计时模块同时连接数据处理模块，数据处理模块提供插补次数信号n给时钟计时模块；同时，时钟计时模块的输出端口：开始插补信号cal端口连接数据处理模块。

数据处理模块的功能是在每个插补周期计算一次各坐标轴速度，并输出；输入端口有：数据输入完成信号RDY端口，系统时钟信号clk端口，开始插补信号cal端口和三个坐标轴输出分速度信号fx、fy、fz端口。

所述的直线插补算法数据处理模块包括四个乘法器、四个除法器和一个开方器；其他曲线的插补算法的数据处理模块由这三种计算模块经过组合得到。

每个乘法器的输入端口均有：系统时钟信号输入clk端口，两个33位数据输入a、b端口和使能信号start端口；输出端口有：完成信号over端口，66位乘法结果输出result端口。

开方器的输入端口有：系统时钟信号输入clk端口，64位被开方数输入data端口，使能信号start端口；输出端口有：完成信号over端口，64位乘法结果输出result端口，64位余数输出remain端口。