[发明专利]读写SRAM的电路及SRAM数据访问方法

说明书

本发明涉及一种读写SRAM的电路及SRAM数据访问方法。该电路包括：地址/数据控制模块、地址移位链、数据移位链及SRAM存储器阵列，地址/数据控制模块接收时钟信号和串行数据，用于在时钟信号内对串行数据进行译码并输出移位指令；地址移位链连接至地址/数据控制模块，用于接收地址/数据控制模块的移位指令进行地址移位操作；数据移位链连接至地址/数据控制模块，用于接收所述地址/数据控制模块的移位使能信号进行数据移位操作或用于传输SRAM存储器的串行数据；SRAM存储器阵列分别连接至地址移位链和数据移位链。本发明的读写控制信号的产生是通过指令译码完成，电路中采用同一时钟域多级寄存器流水的方式实现，提高电路工作频率。

技术领域

本发明涉及集成电路技术领域，特别是涉及一种读写SRAM的电路及SRAM数据访问方法。

背景技术

FPGA(Field-Programmable Gate Array，现场可编程门阵列)是在PAL(Programmable Array Logic，可编程阵列逻辑)、GAL(Generic Array Logic，通用阵列逻辑)、CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC，Application SpecificIntegrated Circuit)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

SRAM(Static Random Access Memory，静态随机存储器)具有高速度、低功耗与标准工艺相兼容的优点，其广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。目前，SRAM主要应用于需要缓存比较小或对功耗有要求的系统中。

专利文献CN200710076827.0，专利名称：一种SRAM中数据的读写方法及装置。如图1所示，当串行读写脉冲信号有效时，将数据写入SRAM；将串行读写脉冲信号与内部扫描时钟信号进行与/或运算，产生并行读脉冲信号；当所述并行读脉冲信号有效且与所述有效的串行读写脉冲信号相位相反时，将所述写入SRAM的数据并行读出。通过采用串行读写与并行读出对电平的时钟有效，从而使串行读写与并行读出无时序冲突，进而保证了数据读写的正确性。该专利文献存在如下不足之处：第一，现有技术的读写脉冲与时钟需要进行逻辑运算，对控制时钟质量会造成一定影响，可能引起时钟偏斜或者毛刺，造成速度瓶颈；第二，现有技术读操作采用并行总线，对于分布式SRAM需要较多的内部走线资源，并行数据接口跨越较长的物理距离，导致较大延迟，可能引起时序问题；第三，需要使用多路时钟输入和读写脉冲输入，需使用较多的端口资源，同时需要考虑信号跨时钟域问题。

发明内容

因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种读写SRAM的电路及SRAM数据访问方法。

具体地，本发明一个实施例提出的一种读写SRAM的电路，包括：地址/数据控制模块、地址移位链、数据移位链及SRAM存储器阵列，其中，

所述地址/数据控制模块接收时钟信号和串行数据，用于在所述时钟信号内对所述串行数据进行译码并输出移位使能信号；

所述地址移位链连接至所述地址/数据控制模块，用于接收所述地址/数据控制模块的移位使能信号进行地址移位操作；

所述数据移位链连接至所述地址/数据控制模块，用于接收所述地址/数据控制模块的移位使能信号或用于传输SRAM存储器的所述串行数据，进行数据移位操作；

所述SRAM存储器阵列分别连接至所述地址移位链和所述数据移位链，用于根据所述地址移位链的地址及所述数据移位链的移位指令读写数据。

在本发明的一个实施例中，所述地址/数据控制模块具体用于向所述地址移位链传输时钟信号、地址递增使能信号、初始地址移位使能信号和数据移位位宽选择信号。