[发明专利]一种基于PCIE结构的双网口数据聚合接收装置

说明书

本发明公开了一种基于PCIE结构的双网口数据聚合接收装置，包括：FPGA、两路千兆网接口芯片、SDRAM及EEPROM，其中，FPGA包括：两个LAN数据接收逻辑、SDRAM控制逻辑及数据聚合逻辑、网口MAC IP配置逻辑及PCI‑E IP，两个LAN数据接收逻辑皆连接至SDRAM控制逻辑及数据聚合逻辑，SDRAM控制逻辑及数据聚合逻辑连接至PCI‑E IP；两个LAN数据接收逻辑亦皆连接至网口MAC IP配置逻辑，网口MAC IP配置逻辑亦连接至PCI‑E IP；PCI‑E IP通过PCI‑E总线与外接PC进行数据传送；网口MAC IP配置逻辑还与EEPROM相连接，SDRAM控制逻辑及数据聚合逻辑还与SDRAM相连接；两路千兆网接口芯片中均设有依次连接的：RJ45、88E1111及AX88180，AX88180连接至FPGA中的LAN数据接收逻辑。

技术领域

本发明涉及通讯链路的数据聚合接收技术领域，尤其是一种双网口设备进行数据聚合并进行大带宽高效率接收的装置。

背景技术

现有的基于PCIE结构的双网口数据传输装置，大多是一款拥有双网口的高速网卡，用于提升网络传输效率和吞吐能力，从而增加网络性能；然而，并不具备数据聚合的功能。数据传输效率因为操作系统的原因，效率只有标称的40％左右；无法合并带宽使用。

发明内容

为了克服现有技术的缺陷，本发明提供一种基于PCIE结构的双网口数据聚合接收装置，完成数据的聚合，提高数据的传输效率。

本发明解决上述技术问题的技术方案如下：一种基于PCIE结构的双网口数据聚合接收装置，包括：FPGA(Field－Programmable Gate Array，现场可编程门阵列)、第一路千兆网接口芯片、第二路千兆网接口芯片、SDRAM(Synchronous Dynamic Random AccessMemory，同步动态随机存储器)以及EEPROM(Electrically Erasable Programmable readonly memory，电可擦可编程只读存储器，一种掉电后数据不丢失的存储芯片)，其中，

所述FPGA包括：第一LAN数据接收逻辑、第二LAN数据接收逻辑、SDRAM控制逻辑及数据聚合逻辑、网口MAC IP配置逻辑以及PCI-E IP，其中，所述第一LAN数据接收逻辑、第二LAN数据接收逻辑皆连接至所述SDRAM控制逻辑及数据聚合逻辑，所述SDRAM控制逻辑及数据聚合逻辑连接至所述PCI-E IP；所述第一LAN数据接收逻辑、第二LAN数据接收逻辑亦皆连接至所述网口MAC IP配置逻辑，所述网口MAC IP配置逻辑亦连接至所述PCI-E IP；所述PCI-E IP通过PCI-E总线与外接PC进行数据传送；所述网口MAC IP配置逻辑还与所述EEPROM相连接，所述SDRAM控制逻辑及数据聚合逻辑还与所述SDRAM相连接；

所述第一路千兆网接口芯片中设有依次连接的：第一RJ45、第一88E1111以及第一AX88180，所述第一AX88180连接至所述FPGA中的第一LAN数据接收逻辑；

所述第二路千兆网接口芯片中设有依次连接的：第二RJ45、第二88E1111以及第二AX88180，所述第二AX88180连接至所述FPGA中的第二LAN数据接收逻辑；

两路千兆网接口芯片中的RJ45、88E1111及AX88180相同。

在上述技术方案的基础上，本发明还可以做如下改进。

优选地，所述FPGA为Altera Cyclone IV EP4CGX150DF31C7N芯片。

优选地，所述SDRAM为MT48LC4M32B2。

优选地，所述EEPROM为AT24C64。

优选地，所述PCI-E IP采用PCI-E x4模式。