[发明专利]集成电路芯片装置及相关产品

权利要求书

1.一种集成电路芯片装置，其特征在于，所述集成电路芯片装置包括：主处理电路、k个分支电路以及k组基础处理电路，所述主处理电路与所述k个分支电路分别连接，k个分支电路中每个分支电路对应k组基础处理电路中的一组基础处理电路，所述一组基础处理电路包括至少一个基础处理电路；

所述分支电路包括：压缩映射电路，用于执行神经网络运算中的各个数据的压缩处理；

所述主处理电路，用于执行神经网络运算中的各个连续的运算以及和与其相连的所述k个分支电路传输数据；

所述主处理电路包括：压缩映射电路，用于将接收或发送的数据进行压缩处理；所述主处理电路根据自身的负载确定出对数据进行压缩处理的处理电路，所述处理电路包括所述主处理电路和/或所述分支电路；

所述k个分支电路，用于在主处理电路与k组基础电路之间转发所述传输数据，依据所述传输数据的运算控制是否启动所述压缩映射电路对所述传输数据进行压缩处理；

所述k组基础处理电路，用于依据所述传输数据或压缩处理后的传输数据以并行方式执行神经网络中的运算，并将运算结果传输给所述主处理电路；

所述主处理电路，用于获取待计算的数据块以及运算指令，依据该运算指令对所述待计算的数据块划分成分发数据块以及广播数据块；对所述分发数据块进行拆分处理得到多个基本数据块，将所述多个基本数据块分发至与其连接的所述k个分支电路，将所述广播数据块广播至与其连接的所述k个分支电路；

所述k个分支电路，用于接收基本数据块以及广播数据块，启动压缩映射电路将该基本数据块以及广播数据块进行压缩处理；将压缩处理后的基本数据块以及压缩处理后的广播数据块转发至k组基础处理电路；

所述基础处理电路，用于对所述压缩处理后的基本数据块与所述压缩处理后的广播数据块执行内积运算得到运算结果，将所述运算结果发送至所述主处理电路；

所述主处理电路，用于对所述运算结果处理得到所述待计算的数据块以及运算指令的指令结果；

其中，所述分发数据块以及所述广播数据块为至少一个输入神经元或者，至少一个权值。

2.根据权利要求1所述的集成电路芯片装置，其特征在于，所述压缩映射电路包括第二稀疏处理单元、第三稀疏处理单元以及连接关系处理单元；

所述第二稀疏处理单元，用于接收到第三输入数据后，根据所述第三输入数据得到第一连接关系数据，并将所述第一连接关系数据传输至连接关系处理单元；

所述第三稀疏处理单元，用于接收到第四输入数据后，根据所述第四输入数据得到第二连接关系数据，并将所述第二连接关系数据传输至所述连接关系处理单元；

所述连接关系处理单元，用于根据所述第一连接关系数据和所述第二连接关系数据，以得到第三连接关系数据，并将所述第三连接关系数据传输至第二数据处理单元；

所述第二数据处理单元，用于在接收到所述第三输入数据，所述第四输入数据和所述第三连接关系数据后，根据所述第三连接关系数据对所述第三输入数据和所述第四输入数据进行压缩处理，以得到第四输出数据和第五输出数据；

其中，当所述第三输入数据包括至少一个输入神经元，第四输入数据包括至少一个权值时，所述第一连接关系数据为输入神经元的连接关系数据，所述第二连接关系数据为权值的连接关系数据，所述第四输出数据为处理后的输入神经元，所述第五输出数据为处理后的权值；当所述第三输入数据包括至少一个权值，所述第四输入数据包括至少一个输入神经元时，所述第一连接关系数据为权值的连接关系数据，所述第二连接关系数据为输入神经元的连接关系数据，所述第四输出数据为处理后的权值，所述第五输出数据为处理后的输入神经元。