[实用新型]移位寄存器单元、栅极驱动电路和显示装置有效
申请号: | 201720001908.3 | 申请日: | 2017-01-03 |
公开(公告)号: | CN206331781U | 公开(公告)日: | 2017-07-14 |
发明(设计)人: | 孙丽;李红敏;王迎 | 申请(专利权)人: | 合肥京东方光电科技有限公司;京东方科技集团股份有限公司 |
主分类号: | G09G3/36 | 分类号: | G09G3/36;G11C19/28 |
代理公司: | 北京银龙知识产权代理有限公司11243 | 代理人: | 许静,刘伟 |
地址: | 230012 安徽*** | 国省代码: | 安徽;34 |
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摘要: | |||
搜索关键词: | 移位寄存器 单元 栅极 驱动 电路 显示装置 | ||
技术领域
本实用新型涉及栅极驱动技术领域,尤其涉及一种移位寄存器单元、栅极驱动电路和显示装置。
背景技术
随着科学技术日新月异的发展,液晶显示屏已成为生产、生活中不可或缺的产品,在信息传播中起到重要的作用。液晶显示屏主要包括显示区域、数据驱动模块和栅极驱动模块,其中栅极驱动模块是整个显示系统的开关,通过对像素TFT(Thin Film Transistor,薄膜晶体管)的依序打开,实现数据信号的输入,从而实现显示功能。
目前,利用移位寄存器原理的GOA(Gate On Array,阵列基板行驱动)电路被广泛应用,通过TFT(薄膜晶体管)电路单元实现栅极驱动,不仅可以节省空间,实现窄边框设计,而且减少bonding(绑定)工序,节约成本,提高良率及产能。
然而GOA电路的稳定性是实现正常显示的关键因素,由于其组成是由基本移位寄存器单元级联而成,移位寄存器单元的输出信号受控于上拉节点和时钟信号,信号噪声和TFT的漏电流都可能造成GOA单元的错误输出。
实用新型内容
本实用新型的主要目的在于提供一种移位寄存器单元、栅极驱动电路和显示装置,解决现有技术中下拉节点控制单元由上拉节点控制,而上拉节点的电位又能由于复位单元包括的复位晶体管的漏电流而降低,所以有可能导致不能在输出阶段对下拉节点正确的放噪,以及由于信号噪声和薄膜晶体管的漏电流造成的栅极驱动电路的错误输出的问题。
为了达到上述目的,本实用新型提供了一种移位寄存器单元,包括:
输入单元,分别与输入端、上拉节点和高电平输出端连接;
充放电单元,连接于所述上拉节点和栅极驱动信号输出端之间;
复位单元,分别与复位端、低电平输出端和所述上拉节点连接,用于在复位阶段在复位端接入的复位信号的控制下控制所述上拉节点的电位;
下拉节点控制单元,分别与下拉节点、高电平输出端、低电平输出端和栅极驱动信号输出端连接,用于在所述栅极驱动信号输出端的控制下控制所述下拉节点的电位;以及,
输出单元,分别与时钟信号输出端、低电平输出端、所述上拉节点、所述下拉节点和所述栅极驱动信号输出端连接,用于在所述上拉节点和下拉节点的控制下,控制所述栅极驱动信号输出端的电位。
实施时,所述低电平输出端包括第一低电平输出端和第二低电平输出端;
所述复位单元与第一低电平输出端连接,用于在复位阶段在所述复位信号的控制下控制所述上拉节点的电位为第一低电平;
所述输出单元与第二低电平输出端连接,用于在复位阶段在所述下拉节点的控制下控制所述栅极驱动信号输出端输出第二低电平;
第一低电平小于第二低电平。
实施时,所述复位单元包括:第一复位晶体管,栅极与所述复位端连接,第一极与所述上拉节点连接,第二极与所述第一低电平输出端连接;以及,
第二复位晶体管,栅极与所述复位端连接,第一极与所述上拉节点连接,第二极与所述第一低电平输出端连接;
所述输出单元包括:
上拉晶体管,栅极与所述上拉节点连接,第一极与所述时钟信号输出端连接,第二极与所述栅极驱动信号输出端连接;以及,
下拉晶体管,栅极与所述下拉节点连接,第一极与所述栅极驱动信号输出端连接,第二极与所述第二低电平输出端连接。
实施时,所述下拉节点控制单元与第二低电平输出端连接;
所述下拉节点控制单元包括:
第一下拉控制模块,分别与所述栅极驱动信号输出端、第二低电平输出端、所述下拉节点和下拉控制节点连接,用于当所述栅极驱动信号输出端输出第一电平时控制所述下拉节点的电位为低电平;以及,
第二下拉控制模块,分别与所述下拉控制节点、所述高电平输出端和所述下拉节点连接,用于当所述栅极驱动信号输出端输出第二电平时控制所述下拉节点与所述高电平输出端连接。
实施时,所述第一下拉控制模块包括:
第一下拉控制晶体管,栅极与所述栅极驱动信号输出端连接,第一极与所述下拉节点连接,第二极与所述第二低电平输出端连接;以及,
第二下拉控制晶体管,栅极与所述栅极驱动信号输出端连接,第一极与下拉控制节点连接,第二极与所述第二低电平输出端连接;
所述第二下拉控制模块包括:
第三下拉控制晶体管,栅极和第一极都与高电平输出端连接,第二极与所述下拉控制节点连接;以及,
第四下拉控制晶体管,栅极与所述下拉控制节点连接,第一极与高电平输出端连接,第二极与所述下拉节点连接;
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