[实用新型]一种用于变电站的虚拟环境测试硬件系统有效
申请号: | 201720139622.1 | 申请日: | 2017-02-15 |
公开(公告)号: | CN206574072U | 公开(公告)日: | 2017-10-20 |
发明(设计)人: | 董国威;袁则红;汪雷;宋毅;宋根华;徐照民;杨云;付阳;周宗学;赵俊;张炳清;储江龙;邵涤球;邹东升;钱旭军 | 申请(专利权)人: | 国网安徽省电力公司宣城供电公司;国家电网公司 |
主分类号: | G06F11/22 | 分类号: | G06F11/22;G06F9/455 |
代理公司: | 北京高航知识产权代理有限公司11530 | 代理人: | 赵永强 |
地址: | 242000 安*** | 国省代码: | 安徽;34 |
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摘要: | |||
搜索关键词: | 一种 用于 变电站 虚拟 环境 测试 硬件 系统 | ||
技术领域
本实用新型涉及虚拟机硬件开发领域,具体涉及一种用于变电站的虚拟环境测试硬件系统。
背景技术
220kV变电站与保护相关智能设备(保护装置、合并单元、智能终端)通常数量较多。在实验室环境下,进行类似出厂联调模式的改扩建及检修测试,一般很难具备条件,需要集中大量及各种型号的实际智能设备进行辅助测试。智能变电站采用光纤传送SV、GOOSE信号,因此,有条件采用数字模拟的方式进行智能设备的测试。数字模拟又分为全部模拟和部分模拟。如果采用对一个变电站的所有智能设备进行数字模拟,需要较大的硬件开销,而且所构成的系统也会非常复杂,测试配置及操作均不方便,实用性差。因此,相关技术中,使用虚拟测试系统来完成对与保护相关的智能设备的离线测试。虚拟测试系统中最主要的核心是虚拟机,为获得更好的虚拟测试效果,需要对虚拟机的硬件系统进行研制。
实用新型内容
针对上述问题,本实用新型提供一种用于变电站的虚拟环境测试硬件系统。
本实用新型的目的采用以下技术方案来实现:
提供了一种用于变电站的虚拟环境测试硬件系统,主要由X86双核嵌入式平台、32位RISC架构的中央处理器、嵌入式实时操作系统和高速超大规模可编程逻辑门阵列(FPGA)集成电路构成;所述X86双核嵌入式平台作为上位机系统,用于生成人机交互界面以及实现MMS通讯管理、测试分析,并用于运行windows操作系统;所述32位RISC架构的中央处理器、嵌入式实时操作系统和高速超大规模可编程逻辑门阵列(FPGA)集成电路作为下位机系统,用于实现SV、GOOSE报文采集和分析处理。该虚拟环境测试硬件系统作为虚拟机的系统,为虚拟机虚拟出被测的变电站智能设备的关联智能设备以及被测智能设备所对应的变电站网络环境、完成对被测智能设备的离线测试奠定硬件基础,从而能够有助于获得更好的虚拟测试效果。
优选地,所述上位机系统和下位机系统之间采用1000M背板以太网总线通讯方式,通讯协议基于TCP/IP协议。
优选地,所述X86双核嵌入式平台连接有输入输出设备和高清显示屏。
本实用新型的有益效果为:完成了对虚拟机的硬件系统的设计,系统能够实现人机交互、MMS通讯管理及测试分析功能,并且具有SV、GOOSE报文采集和分析处理功能,实时性高、通讯快速且容量大,为虚拟测试系统较好地完成对变电站智能设备的离线测试奠定了基础。
附图说明
利用附图对本实用新型作进一步说明,但附图中的实施例不构成对本实用新型的任何限制,对于本领域的普通技术人员,在不付出创造性劳动的前提下,还可以根据以下附图获得其它的附图。
图1是本实用新型的结构框图。
附图标记:
X86双核嵌入式平台1、32位RISC架构的中央处理器2、嵌入式实时操作系统3、高速超大规模可编程逻辑门阵列(FPGA)集成电路4、输入输出设备5、高清显示屏6。
具体实施方式
结合以下实施例对本实用新型作进一步描述。
如图1所示,本实施例一种用于变电站的虚拟环境测试硬件系统主要由X86双核嵌入式平台1、32位RISC架构的中央处理器2、嵌入式实时操作系统3和高速超大规模可编程逻辑门阵列(FPGA)集成电路4构成;所述X86双核嵌入式平台1作为上位机系统,用于生成人机交互界面以及实现MMS通讯管理、测试分析,并用于运行windows操作系统;所述32位RISC架构的中央处理器2、嵌入式实时操作系统3和高速超大规模可编程逻辑门阵列(FPGA)集成电路4作为下位机系统,用于实现SV、GOOSE报文采集和分析处理。该虚拟环境测试硬件系统作为虚拟机的系统,为虚拟机虚拟出被测的变电站智能设备的关联智能设备以及被测智能设备所对应的变电站网络环境、完成对被测智能设备的离线测试奠定硬件基础,从而能够有助于获得更好的虚拟测试效果。
其中,所述上位机系统和下位机系统之间采用1000M背板以太网总线通讯方式,通讯协议基于TCP/IP协议,从而具有通讯容量大、通讯机制稳定可靠的优点。32位RISC架构的中央处理器2和高速超大规模可编程逻辑门阵列(FPGA)集成电路4之间采用双总线模式通讯,其中大容量数据采用高带宽总线通讯接口,以提高通讯速率,增大容量,并保证数据的可靠交付。而对于实时性要求很高的控制数据和同步数据等小容量信息采用低延迟总线接口通讯,通讯的延迟时间设置在纳秒级,以保证系统的实时性。
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