[实用新型]一种SSD控制芯片的布版结构

说明书

技术领域

本实用新型涉及集成芯片制造设备，特别涉及一种SSD控制芯片的布版结构。

背景技术

为了满足嵌入式系统市场对于成本、功能和功耗的要求，SoC技术已经成为一种发展趋势。SoC技术是以超深亚微米工艺和知识产权IP(Intel lectual Property)核复用为支撑，其设计观念与传统设计观念完全不同。在SoC设计中，设计者面对的不再是电路芯片；而是能实现设计功能的IP模块库。SoC设计不能一切从头开始，要将设计建立在较高的基础之上，利用已有的IP核进行设计重用。建立在IP核基础上的系统级芯片设计技术，使设计方法从传统的电路级设计转向系统级设计。SSD(固态硬盘)控制器是固态硬盘的核心控制部件，该控制部件就是现在更多的都在采用SoC技术，因此就要求在最小的面积上实现各类IP集成；由于面积的限制因此散热问题将该设计的一个重要挑战，要求芯片尽可能做到功耗低，由于各类IP核是固定的无法做出设计变更，因此只能通过优化各个IP核的排布和连接关系来降低功耗。

实用新型内容

本实用新型所要解决的技术问题是如何在较小的面积上通过调整芯片上各个IP核的排布来实现低功耗要求。

为了解决上述技术问题，本实用新型设计了一种SSD控制芯片的布版结构，其特征在于将控制芯片划分为5大分区，分别为SATA分区、DDR分区、PLL分区、CPU分区和NFC分区，所述DDR分区设置在控制芯片的最左边；所述NFC分区设置控制芯片的底边位置；SATA分区、PLL分区和CPU分区设置在NFC分区的上面；PLL分区设置在控制芯片的中心位置；所述PLL分区设置在SATA分区和CPU分区之间，且尽可能靠近SATA分区和CPU分区。

所述的SSD控制芯片的布版结构，其特征在于所述DDR分区内部的DDR芯 片呈L形排列。

所述的SSD控制芯片的布版结构，其特征在于所述CPU分区的时钟输入端设置在左侧，所述SATA分区的时钟输入端设置在右侧。

所述的SSD控制芯片的布版结构,其特征在于所述NFC分区上设有4个通道的NFC PHY。

述的SSD控制芯片的布版结构，其特征在于所述的CPU分区的GPIO设置在右侧。

实施本实用新型具有如下有益效果：充分考虑了PLL分区、CPU分区、SATA分区、DDR分区和四个NAND通道的相对位置，考虑了数据流，并兼顾了系统设计要求，最大限度的利用面积，并最大限度的降低噪声对性能的影响同时功耗最优。

附图说明

图1是SSD控制芯片的布版结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

图1是SSD控制芯片的布版结构示意图；根据SSD控制芯片的系统组成和集成的IP特点，将SSD控制芯片划分为5个主要分区：SATA分区1、DDR分区2、PLL分区3、CPU分区4和NFC分区5，DDR分区2设置在控制芯片的最左边；NFC分区5设置控制芯片的底边位置；SATA分区1、PLL分区3和CPU分区4设置在NFC分区5的上面；PLL分区3设置在控制芯片的中心位置；所述PLL分区3设置在SATA分区1和CPU分区4之间，且尽可能靠近SATA分区1和CPU分区4。

SATA分区1包括SATA control和SATA PHY，考虑到SATA差分输出信号，以及外部差分信号PCB走线，并将SATA分区1尽可能靠近PLL分区放置，既保 证了从PLL分区输入到SATA分区的参考时钟的正确性，又保证了外部差分信号PCB走线不交叉，提高了信号质量。

DDR分区2包括DDR control和DDR PHY。考虑到外接DDR颗粒在PCB板上的布局，数据和命令的走线，“L”型的DDR，放在芯片的最左边，保证了数据流以及降低PCB的走线难度。

PLL分区3包括两组PLL电路，PLL分区尽可能设置在芯片的中间位置，左边设置SATA分区，右边设置CPU分区。保证了整个芯片时钟输入的均匀，保证了SATA分区的时钟信号干净，同时还保证了高速CPU分区的时钟信号的完整。同时将PLL分区与左右两边的高速模块SATA PHY和CPU有一定的间距，保证了PLL工作不受干扰，提高了信号的完整性。