[实用新型]一种基于同步技术的多通道高速串行数据采集系统

说明书

技术领域

本实用新型涉及多通道串行数据采集控制同步控制领域，具体涉及一种基于同步技术的多通道高速串行数据采集系统。

背景技术

实际高速串行数据采集系统设计中，首先在信号传输转换过程中，由于AD采样板上PCB走线和FPGA内部走线延时差异，导致时钟信号和数据信号的相位关系发生了变化，时钟信号无法采样到正确的数据(采样率较高的时候表现更为明显)。市场上常见的解决方案有两种：(1)多相位时钟采样：通过调用FPGA内部的PLL产生多路同频率不同相位的时钟，进行多相位时钟采样，选择一个最佳相位的时钟作为采样时钟。受限于PLL能够产生的相位的个数，不能大范围调整相位，分辨率低，不能应用高采样率系统。(2)使用时间延迟芯片控制多相位时钟采样，虽使用方便但价格昂贵，系统集成度不高，灵活性较差。

发明内容

本实用新型要解决的技术问题是，针对现有技术存在的上述不足，提供一种基于同步技术的多通道高速串行数据采集系统，传输速率有显著提升；基于PCIe构建片上系统可自动完成繁琐、容易出错的集成任务，开发简易、集成度高、可靠性大大提升。

本实用新型解决其技术问题所采用的技术方案是：

一种基于同步技术的多通道高速串行数据采集系统，包括前端调理模块、多通道高速串行模数转换器、LVDS接收模块、多级延时调整模块、串并转换及缓存模块、数据打包模块、传输控制模块、PCIe收发模块、外部缓存SDRAM和上位机；前端调理模块与多通道高速串行模数转换器的输入端连接，前端调理模块用于将模拟输入进行放大、差分转换，多通道高速串行模数转换器的输出端经LVDS接收模块与多级延时调整模块连接，多级延时调整模块的输出端与串并转换及缓存模块的输入端连接，各个串并转换及缓存模块的输出端连接数据打包模块；数据打包模块经传输控制模块与外部缓存SDRAM连接，以及经传输控制模块、PCIe收发模块和上位机连接；传输控制模块同时还与多通道高速串行模数转换器、多级延时调整模块连接。

按上述方案，所述多通道高速串行模数转换器采用ADS5282，ADS5282串行输出数据为单边沿SDR和双边沿DDR两种形式。

按上述方案，所述LVDS接收模块用于将多通道高速串行模数转换器输出的LVDS差分信号转换为单端信号。

按上述方案，所述多级延时调整模块由多级LCELL延时单元、数据选择器和延时控制寄存器组成，LCELL延时单元用于接收LVDS接收模块输出端的串行数据(单端信号)并对串行数据进行延时扫描，并输入至数据选择器的输入端，延时控制寄存器作为数据选择器的控制端，控制数据选择器选择最佳延时输出为串行延时数据输出。

按上述方案，所述串并转换及缓存模块由依次连接的位时钟采样单元、串行移位寄存器、帧时钟采样单元和FIFO组成，位时钟采样单元用于对多级延时调整模块输出的延时数据采样得到上升沿数据和下降沿数据，串行移位寄存器用于分别将上升沿数据和下降沿数据锁存并输入至帧时钟采样单元，帧时钟采样单元用于输出并行ADC采样数据并将数据缓存在FIFO中。

按上述方案，所述数据打包模块用于将FIFO中的数据读出后打包，并通过传输控制模块写入到外部缓存SDRAM中。

按上述方案，所述传输控制模块主要包括ADS5282寄存器配置模块、多级延时调整控制模块和PCIe数据交互模块，所述ADS5282寄存器配置模块用于通过SPI串行配置接口对多通道高速串行模数转换器内部的寄存器进行配置操作，包括复位、设置模拟输入阻抗、通道选择、通道增益控制、工作模式选择、时钟数据相位控制的配置；所述多级延时调整控制模块用于对多级延时调整模块进行反馈调整控制，控制多级延时调整模块的延时保证数据同步；所述PCIe数据交互模块用于实现多通道高速串行模数转换器与PCIe收发模块之间的数据交互。

按上述方案，所述PCIe收发模块采用PCI-Express 1.0a标准x1通道总线(用于作为上位机与FPGA端的通信链路，实现数据高速上传处理)。