[实用新型]一种数模转换器的时序矫正数字电路

说明书

技术领域

本实用新型涉及数字集成电路设计技术领域，具体地说是涉及数模转换器的内部时钟时序矫正数字电路。

背景技术

数模转换器即DAC（Digital-to- Analog Converter）为混合信号芯片，内部同时拥有数字域时钟与模拟域时钟。超高速DAC芯片广泛应用于雷达、电子对抗及高速通信等电子系统中，由于这些电子系统需要较高的灵敏度要求，因此这就对芯片设计时对芯片内部自身的时序控制提出了较高要求，同时对芯片应用时的外部时钟及数据的相对时序关系也提出了较高要求。DAC芯片设计的重点和难点在于其数字域时钟与模拟域时钟之间的时序校正，在高速DAC芯片中，时序的问题显得尤为突出，时序在很大程度上决定了DAC芯片的性能，然而由于生产工艺以及电压、温度等外部因素的影响，DAC芯片的数字域时钟与模拟域时钟之间的时序关系经常发生变化，这就需要对时序进行校正，使DAC芯片的内部时序得到优化，以增加芯片的稳定可靠性，同时也需要追踪并校正由于环境影响而产生的时钟歪斜、时钟抖动等时序问题。

实用新型内容

本实用新型的目的在于提供一种数模转换器的时序矫正数字电路，应用于DAC芯片的内部时序矫正控制，相对于传统的调整时序的方法来说，可明显提高系统的灵活性、抗干扰性和准确性。

为了实现上述目的，本实用新型采用的技术方案为，一种数模转换器的时序矫正数字电路，所述电路上设有鉴相器反馈相位值输入端、延时步长输入端、目标相位值设定端、手动/自动模式的切换端口、相位滞后设定端、相位超前设定端、实际相位值输出端、延时步长输出端、实际相位滞后输出端、实际相位超前输出端、锁定相位输出端和丢失相位输出端，所述电路包括译码器、相位值比较器、相位符号比较器、内部状态机、粗调模块、细调模块、找中间步长模块、追踪相位模块和多个寄存器，所述鉴相器反馈相位值输入端连接译码器的输入端，译码器通过寄存器连接相位符号比较器的输入端，相位滞后设定端、相位超前设定端均连接相位符号比较器的输入端，相位符号比较器的输出端为实际相位滞后输出端、实际相位超前输出端，目标相位值设定端连接相位值比较器的输入端，相位值比较器的输出端为实际相位值输出端，相位值比较器的输出端连接相位符号比较器的输入端，相位值比较器的相位值一致输出端和相位符号比较器的符号一致输出端通过二输入与门连接找中间步长模块的使能端，延时步长输入端通过寄存器分别连接第一二选一数据选择器和第二二选一数据选择器的输入端，第二二选一数据选择器的输出端为延时步长输出端，手动/自动模式的切换端口连接第二二选一数据选择器的输出选择端，相位值比较器的实际相位变化输出端连接追踪相位模块的输入端，找中间步长模块的中间步长输出端和锁定相位使能输出端均连接追踪相位模块的输入端，相位值比较器的粗调使能输出端连接粗调模块的使能端，相位值比较器的细调使能输出端连接细调模块的使能端，第一二选一数据选择器的输出端通过寄存器连接找中间步长模块的输入端，第一二选一数据选择器的输出端分别连接粗调模块和细调模块的输入端，相位值比较器的相位值一致输出端连接设置在第一二选一数据选择器和找中间步长模块之间的寄存器使能端，内部状态机的初次搜索设定端连接第一二选一数据选择器的输出选择端，粗调模块和细调模块的输出端连接第三二选一数据选择器的输入端，相位值比较器的粗调使能输出端连接输出选择端，第三二选一数据选择器的输出端连接第一二选一数据选择器的输入端和三选一数据选择器的输入端，找中间步长模块的中间步长输出端和追踪相位模块的追踪阶段步长输出端均连接三选一数据选择器的输入端，内部状态机的输出选择条件设定端连接三选一数据选择器的输出选择端，三选一数据选择器的输出端连接第二二选一数据选择器的输入端，追踪相位模块的丢失相位使能输出端连接一寄存器的使能端，该寄存器的输出端为丢失相位输出端，丢失相位输出端取反之后与找中间步长模块的锁定相位使能输出端通过二输入与门连接另一寄存器的使能端，该寄存器的输出端为锁定相位输出端。

作为本实用新型的一种改进，所述时序矫正数字电路上还设有工作时钟设定端和复位端，通过工作时钟设定端接收工作时钟信号，通过复位端接收复位信号，所述工作时钟设定端和复位端分别连接译码器、相位值比较器、相位符号比较器、粗调模块、细调模块、找中间步长模块、追踪相位模块和所有寄存器的工作时钟端和复位端。

作为本实用新型的一种改进， 所述延时步长输入端和延时步长输出端的延时步长值调整范围为0-432步，所述目标相位值设定端设定的目标相位值、鉴相器反馈相位值输入端输入的反馈相位值和实际相位值输出端输出的实际相位值的范围均为0-16。