[实用新型]一种用于安规插拔设备中的峰值点找寻装置

说明书

技术领域：

本实用新型涉及安规检测技术领域，特别是涉及一种用于安规插拔设备中的峰值点找寻装置。

背景技术：

全球各国对于电子电器类产品都有自己的安全规范，而且大多数都为强制认证，如中国的3C，欧盟的CE和美国的UL等。对于家用电器而言，其电源输入端通常会装有安规电容器，在插拔过程中，由于电容器储存电荷可能会导致电击的危险。因此GB4943.1-2011和GB8898.1-2011中对于在电源线插拔的过程中，对于插拔放电的残留电压和放电时间有明确规定，超过标准规定的产品是不能生产和销售的。

目前国内对于做插拔放电试验的测试仪器，一般采用继电器或者交流接触器在任意时刻断开，这种方式的弊端在于，电容器储能最大的时刻在于电压峰值点，也就是对人体可能产生电击的最大电压，需要反复通断寻找峰值点，效率低且可能由于触电打火而产生尖峰毛刺，影响测试。

实用新型内容：

本设计的目的在于提供一种精确捕捉到输入信号的峰值点的装置，并控制高速晶闸管导通，可以快速的通过示波器触发功能监测到放电波形的峰值点。

一种用于安规插拔设备中的峰值点找寻装置，其特征在于：包含信号处理电路，FPGA 模块，开关电路和示波器；所述信号处理电路包含变压器T1，电压跟随电路和迟滞比较器电路；交流电源连接所述信号处理电路的变压器T1，所述变压器T1依次连接所述电压跟随电路和所述迟滞比较器电路，所述迟滞比较器电路连接至FPGA模块；所述开关电路包含晶闸管开关K1和晶闸管开关K2，所述晶闸管开关K1连接交流电源后与所述晶闸管开关K2连接，所述示波器连接于所述晶闸管开关K2两端；所述FPGA模块分别连接至所述晶闸管开关K1和所述晶闸管开关K2。

所述两个开关K1和K2，其开关控制信号互斥，在给试验电容供电时，FPGA模块控制 K1导通，K2断开，在插拔放电过程中，K1断开，K2导通，二者同时切换。

所述信号处理电路将输入的正弦波信号整形为方波信号后输入至所述FPGA模块，所述 FPGA模块利用系统时钟信号对输入信号进行同步处理，提取所述输入方波信号的上升沿和下降沿，并根据所述系统时钟频率对处于两个上升沿或者两个下降沿的系统时钟信号频率进行计数；所述FPGA模块控制在下一个计数周期计数到1/4信号频率的时刻，输出波峰点断开开关控制信号，或者在下一个计数周期的3/4信号频率的时刻，输出波谷点断开开关控制信号；所述开关电路包含两个晶闸管开关K1和K2，K1连接交流输入电源后与K2连接，所述示波器连接于K2两端；所述FPGA模块利用波峰点断开开关控制信号或者波谷点断开开关控制信号控制所述晶闸管开关K1和K2的通断，利用所述示波器的触发功能监测到放电波形的峰值点。

本设计采用FPGA作为处理模块，通过比较器对输入的信号进行整形，对整形以后的信号进行计数处理，精确捕捉到输入信号的峰值点，并控制高速晶闸管导通，可以快速的通过示波器触发功能监测到放电波形的峰值点。

附图说明：

图1为用于安规插拔设备中的峰值点找寻装置图：

图2为信号处理电路图；

图3为信号处理示意图；

图4为开关控制电路图。

具体实施方式：

本设计方案如图1所示，由信号处理电路、FPGA控制电路和双路开关组成。

信号处理电路如图2所示。电源输入经过变压器耦合降压，将电源输入信号降压，经过 R1和R2分压后，进入后级跟随电路，提高输入阻抗，降低输出阻抗。后级进入由U2和R4， R5，R7构成的迟滞比较器电路，将信号整形成方波信号TTL，可通过改变R4和R5的阻值来更改迟滞比较器的门限电压。

在FPGA处理模块中，对输入信号进行计数处理，通过高速时钟对输入信号进行同步处理，提取信号的上升沿和下降沿。因为输入信号的频率是固定的，信号处理的时钟也是固定的，通过在两个上升沿或者两个下降沿进行计数，通过和系统时钟的比较即可得到输入信号的频率。根据计数后得到的信号频率，若需在输入信号的波峰点断开开关，即在下一个计数周期计数到1/4信号频率的时刻，输出控制开关；若需在输入信号的波谷点断开开关，即可在下一个计数周期的3/4信号频率的时刻，输出控制开关(以信号频率为50HZ，系统时钟为10KHz为例，对两个波峰或者波谷进行计数，可得到周期计数值为2000，若需在波峰点断开开关，即在计数到达500时，输出开关控制信号，若需在波谷点断开开关，即在计数到达1500时，输出开关控制信号)。其信号处理图如图3所示。