[实用新型]一种RAID校验生成装置

说明书

技术领域

本实用新型属于数据校验领域，尤其涉及一种RAID校验生成装置。

背景技术

在SSD固态硬盘系统中，由于闪存颗粒的不稳定性，经常会出现读写错误，导致最终用户读取数据时出现文件数据损坏的情况，一般SSD控制器中都有纠错单元或者RAID保护，但各家SSD主控厂商的机制都不太相同，因此缺乏一种统一的适用于各种型号的SSD控制器的RAID校验生成装置。

实用新型内容

为了解决现有技术的不足，本实用新型提供了一种RAID校验生成装置。其可用于用户数据的校验数据生成及损毁数据的恢复，应用更加灵活，可快速集成到SoC系统中。

本实用新型的RAID校验生成装置，包括控制电路，所述控制电路分别与配置电路和DMA电路相连，所述配置电路和DMA电路还分别与AXI总线相连；所述控制电路还与算法电路相连，所述算法电路包括异或元件，所述异或元件的输入端还分别与AXI总线数据输入寄存器和与XI总线数据位数的基础寄存器相连；所述算法电路的输出端与SRAM相连。

其中，控制电路：进行整体运算调度，通过配置电路的配置参数，控制DMA电路搬运数据，控制算法电路进行数据生成。

所述控制电路包括CPU及其外围电路。

所述配置电路包括地址译码器，所述地址译码器的输出端并联连接有若干个寄存器。其中，CPU通过配置电路设置用户数据的地址及数据长度，并设置校验数据的存储地址、单次校验数据长度、校验算法等相关配置。

所述DMA电路包括DMA计数电路，所述DMA计数电路与AXI接口读写电路相连。

DMA电路：主要负责总线数据的读写搬运，将用户数据读入，将生成的校验数据写出到总线地址。其中DMA计数电路用于计算当前传输数据个数，并控制AXI接口读写电路对AXI总线进行读写操作。

算法电路：支持RAID多种算法，进行数据响应的算法运算。算法电路只支持最底层的硬件异或，上层支持RAID5、RAID10算法由CPU调度。

SRAM：包含32KB SRAM，将校验数据临时存放于SRAM中，完成最终校验数据生成后，写回总线。

进一步的，所述配置电路通过Slave接口与AXI总线相连。

进一步的，所述DMA电路通过Master接口与AXI总线相连。

进一步的，所述SRAM为32位SRAM。

进一步的，所述Slave接口为AXI64位Slave接口。

进一步的，所述Master接口为AXI64位Master接口。

进一步的，所述AXI总线数据输入寄存器为64位寄存器。

与现有技术相比，本实用新型的有益效果是：

本实用新型的RAID校验生成装置结构简单，且具有灵活性高，资源面积小，支持算法种类丰富等特点，可以根据软件的配置，支持不同RAID协议，而且硬件执行效率高，无需CPU软件过多的参与。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。

图1是本实用新型的RAID校验生成装置结构示意图。

图2是本实用新型的算法电路原理图。

图3是本实用新型的配置电路原理图。

图4是本实用新型的DMA电路原理图。

图5是本实用新型的RAID校验生成装置的校验数据原理图。

图6是本实用新型的RAID校验生成装置的用户数据恢复原理图。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

图1是本实用新型的RAID校验生成装置结构示意图。

如图1所示，本实用新型的RAID校验生成装置，包括控制电路，所述控制电路分别与配置电路和DMA电路相连，所述配置电路和DMA电路还分别与AXI总线相连；所述控制电路还与算法电路相连。