[实用新型]一种SoC总线监视装置

说明书

技术领域

本实用新型属于数据监控领域，尤其涉及一种SoC总线监视装置。

背景技术

任何一个微处理器都要与一定数量的部件和外围设备连接，但如果将各部件和每一种外围设备都分别用一组线路与CPU直接连接，那么连线将会错综复杂，甚至难以实现。为了简化硬件电路设计、简化系统结构，常用一组线路，配置以适当的接口电路，与各部件和外围设备连接，这组共用的连接线路被称为总线。采用总线结构便于部件和设备的扩充，尤其制定了统一的总线标准则容易使不同设备间实现互连。

由于总线是连接各个部件的一组信号线。通过信号线上的信号表示信息，通过约定不同信号的先后次序即可约定操作如何实现。总线一个操作过程是完成两个模块之间传送信息，启动操作过程的是主模块，另外一个是从模块。某一时刻总线上只能有一个主模块占用总线。

在现有的MCU及SoC系统中，由于片上设备及外设大量增加，大大增加了嵌入式软件开发的难度，尤其在调试及稳定性方面问题尤为明显，如何快速的定位故障代码位置并维护固件安全稳定的运行是现有SoC总线监视装置亟需解决的问题。

实用新型内容

为了解决现有技术的不足，本实用新型提供了一种SoC总线监视装置，其能够快速定位故障代码位置并维护固件安全稳定的运行。

本实用新型的SoC总线监视装置，包括：

配置电路，其与SoC系统总线相互通信，其用于将操作错误类型信息写入SRAM中；所述配置电路还与实时对比电路相连，用于配置实时对比电路的对比模式和中断使能；

所述实时对比电路还直接与SoC系统总线和SRAM分别相连，其用于直接获取SoC系统总线上的所有信号，并通过配置的对比模式和中断使能来检测获取的信号是否存在错误，若存在，则将错误信号传送至错误存报电路；

所述错误存报电路对接收的错误信号进行存储并通过中断报告的形式传送至CPU。

进一步的，所述实时对比电路一个或逻辑器件，所述或逻辑器件的两个输入分别与第一比较器和第二比较器相连，所述第一比较器和第二比较器的其中一个输入端均与SRAM相连，另一个输入端均与SoC系统总线相连。

进一步的，所述配置电路包括地址译码器，所述地址译码器的输出端并联连接有若干个寄存器。

进一步的，所述错误存报电路包括读写控制电路，所述读写控制电路还并联有一个地址寄存器、一个移位寄存器和一个中断寄存器。

进一步的，所述CPU还与报警器相连。其中，报警器用于当CPU接收到错误信号后进行提示报警。

进一步的，所述CPU还与显示器相连。其中，显示器用于实时显示CPU输出的错误信号。

进一步的，所述CPU还通过无线通信模块与监控终端相连。

与现有技术相比，本实用新型的有益效果是：

本实用新型通过CPU配置监视装置，使硬件监视装置实时检测AHB/AXI等系统总线的传输信息，硬件监视装置相当于硬件陷阱，一旦CPU软件的总线操作不符合预期，与违法操作相同时，硬件检测装置将报告CPU中断，使CPU进入错误处理模式，通过在错误处理模式中检查硬件监视装置的错误信息进行处理。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。

图1是一种SoC总线监视装置结构示意图；

图2是实时对比电路原理图；

图3是配置电路原理图；

图4是错误存报电路原理图；

图5是地址错误检测原理图；

图6是实时比对波形图；

图7是传输类型错误检测原理图。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

名词解释：

SoC：System on Chip的缩写，称为芯片级系统，也有称片上系统，意指它是一个产品，是一个有专用目标的集成电路，其中包含完整系统并有嵌入软件的全部内容。