[实用新型]一种栅极驱动单元及行栅极扫描驱动器

权利要求书

1.一种栅极驱动单元，其特征在于，由信号输入模块(11)、负压模块(13)、反相器模块(12)、级联输出模块(14)及扫描输出模块(15)构成，所述栅极驱动单元的控制信号包括第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3、第一电源口VSS、信号输入口VIN、第一输出口COUT及第二输出口OUT；

所述信号输入模块(11)由第四晶体管(M4)、第五晶体管(M5)及第七晶体管(M7)构成，第四晶体管(M4)和第五晶体管(M5)的栅极与信号输入口VIN相连，第四晶体管(M4)的漏极与第一时钟输入口CLK1相连，其源极分别与第五晶体管(M5)的漏极及第七晶体管(M7)的源极相连，第五晶体管(M5)的源极作为信号输入模块的输出节点Q；第七晶体管(M7)作为反馈晶体管，其漏极与第二时钟输入口CLK2相连，其栅极与第一输出口COUT连接；

反相器模块(12)由第六晶体管(M6)及第八晶体管(M8)构成，第六晶体管(M6)的漏极和栅极与第三时钟输入口CLK3相连，其源极与第八晶体管(M8)的栅极相连，并作为反相器模块的输出节点QB；第八晶体管(M8)的漏极与信号输入模块的输出节点Q相连，第八晶体管(M8)的源极与第一电源口VSS相连；

负压模块(13)由第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)及第一存储电容(C1)构成；所述第一晶体管(M1)的漏极、第二晶体管(M2)的漏极及第一存储电容(C1)的一端均与输出节点QB连接，所述第一晶体管(M1)的栅极、第二晶体管(M2)的栅极、第一存储电容(C1)的另一端与信号输入口VIN相连，第一晶体管(M1)的源极与第三晶体管(M3)的漏极相连，第二晶体管(M2)的源极与第三晶体管(M3)的栅极相连，第三晶体管(M3)的源极与第一电源口VSS相连；

级联输出模块(14)由第九晶体管(M9)、第十晶体管(M10)及第二存储电容(C2)构成，所述第九晶体管(M9)的漏极与第二时钟输入口CLK2相连，所述第九晶体管(M9)的栅极与第二存储电容(C2)的一端与输出节点Q相连，第九晶体管(M9)的源极、第十晶体管(M10)的漏极及第二存储电容(C2)的另一端均与第一输出口COUT相连；第十晶体管(M10)的栅极与反向器模块输出节点QB相连，第十晶体管(M10)的源极与第一电源口VSS相连；

扫描输出模块(15)由第十一晶体管(M11)及第十二晶体管(M12)构成，所述第十一晶体管(M11)的漏极与第二时钟输入口CLK2相连，第十一晶体管(M11)的栅极与信号输入模块的输出节点Q相连，第十一晶体管(M11)的源极与第十二晶体管(M12)的漏极均与第二输出口OUT相连；第十二晶体管(M12)的栅极与反相器模块的输出节点QB相连，第十二晶体管(M12)的源极与第一电源口VSS相连。

2.根据权利要求1所述的一种栅极驱动单元，其特征在于，所述第一、第二、第三、第四、第五、第六、第七、第八、第九、第十、第十一及第十二晶体管均为N型薄膜晶体管。

3.一种由权利要求1-2任一项所述的栅极驱动单元构成的行栅极扫描驱动器，其特征在于，包括电源与时序控制模块(20)、用于驱动显示器行数为奇数的奇数行栅极驱动阵列(21)以及用于驱动显示器为偶数的偶数行栅极驱动阵列(22)；

所述电源与时序控制模块的输出信号为低电压VS、第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4、第五时钟CK5、第六时钟CK6、第一触发时钟VI1及第二触发时钟VI2；

所述奇数行栅极驱动阵列由N级奇数行栅极驱动组构成，所述奇数行栅极驱动组由第一、第三及第五栅极驱动单元交替相连构成，所述N为正整数；

所述偶数行栅极驱动阵列由N级偶数行栅极驱动组构成，所述偶数行栅极驱动组由第二、第四及第六栅极驱动单元交替相连构成，所述N为正整数；

第一、第二、第三、第四、第五及第六栅极驱动单元的控制信号均包括第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3、第一电源口VSS、信号输入口VIN、第一输出口COUT及第二输出口OUT。