[实用新型]一种基于SoC支持多个SPI接口标准组的装置

权利要求书

1.一种基于SoC支持多个SPI接口标准组的装置，其特征在于：包括全可编程SoC、ARM处理器、现场可编程门陈列FPGA，在全可编程SoC内部的ARM处理器和现场可编程门陈列FPGA之间通过AXI总线通信，现场可编程门陈列FPGA和外围设备通过SPI接口标准组通信；在现场可编程门陈列FPGA内部设计一个AXI协议解析模块和4个SPI控制器模块，实现ARM处理器和外围SPI接口设备的通信，现场可编程门陈列FPGA内部的AXI协议解析模块和每个SPI控制器模块都是独立发送控制信号和收发数据信号。

2.根据权利要求1所述的基于SoC支持多个SPI接口标准组的装置，其特征在于：AXI协议解析模块解析ARM处理器通过AXI总线发送过来的地址和数据信号，并把信号送到对应的控制寄存器或者读取对应寄存器的数据。

3.根据权利要求2所述的基于SoC支持多个SPI接口标准组的装置，其特征在于：

AXI协议解析模块给每个SPI控制器设置寄存器，分别是：

WR_EABLE，ARM处理器通过WR_EABLE寄存器控制SPI控制器向外部芯片发送或者接收数据；WR_EABLE寄存器和SPI控制器连接信号名是WR；

TRANSMIT_REG，ARM处理器把需要向外部芯片发送的数据信号预先存储在TRANSMIT_REG寄存器；

TRANSMIT_CTRL，ARM处理器通过TRANSMIT_CTRL寄存器控制SPI控制器的工作模式；

RECEIVER_REG，ARM处理器通过RECEIVER_REG寄存器读取SPI控制器从外部设备接收到的数据信号；

STATUS_REG，ARM处理器通过STATUS_REG寄存器查询SPI控制器的工作状态，以判断当前是否可以触发使能SPI控制器往外部设备发送和接收数据。

4.根据权利要求3所述的基于SoC支持多个SPI接口标准组的装置，其特征在于：TRANSMIT_CTRL寄存器包含5个控制信息，分别是LEN，CPOL，CPHA，MODE，CS_ENABLE；

LEN输入信号配置SPI控制器一次读写数据的长度；

CPOL输入信号配置SPI控制器输出的串行同步时钟的空闲状态；

CPHA输入信号配置SPI控制器配置用于选择两种不同的传输协议之一进行数据传输；

MODE输入信号控制SPI控制器输出数据的先后；

CS_ENABLE输入信号控制SPI控制器输出的CS信号。

5.根据权利要求1至4中任一所述的基于SoC支持多个SPI接口标准组的装置，其特征在于：SPI控制器的输入端口包括以下信号，这些信号与AXI协议解析模块通信；

1)CLK输入信号是SPI控制器的系统时钟输入端口；

2)RST输入信号是SPI控制器的复位信号；

3)WR输入信号是SPI控制器的读写使能信号；

4)LEN输入信号配置SPI控制器一次读写数据的长度；

5)CPOL输入信号配置SPI控制器输出的串行同步时钟的空闲状态；

6)CPHA输入信号配置SPI控制器配置用于选择两种不同的传输协议之一进行数据传输；

7)MODE输入信号控制SPI控制器输出数据的先后；

8)CS_ENABLE输入信号控制SPI控制器输出的CS信号；

9)TRANSMIT_REG数据信号输入端口；

10)RECEIVER_REG数据信号输出端口；

11)STATUS_REG状态信号输出端口；

SPI控制器的输出端口包括以下信号，这些信号分别与外部的SPI接口标准组的设备通信：

1)SDI是SPI控制器的SPI总线数据输入端口；

2)SDO是SPI控制器的SPI总线数据输出端口；

3)SCLK是SPI控制器的SPI总线时钟输出端口；

4)CS是SPI控制器的SPI总线片选控制输出端口。

6.根据权利要求1至4中任一所述的基于SoC支持多个SPI接口标准组的装置，其特征在于：ARM处理器通过现场可编程门陈列FPGA内部的AXI协议解析模块和SPI控制器模块与外围设备通信，ARM处理器运行的算法并行配置外围的SPI接口标准组的设备，ARM处理器也具备利用AXI协议解析模块和SPI控制器与一个外围设备单独通信的功能。