[实用新型]一种锁频控制电路

说明书

技术领域

本实用新型涉及电子电路技术领域，特别是涉及一种锁频控制电路。

背景技术

迄今为止，低功耗微计算机(微计算机、微控制器、微处理器等等在下文中统称为“微计算机”)在许多情形下包括实时时钟(RTC)功能。在此情况下，大部分的微计算机都会包含时钟功能专用芯片RTC，并且需要采用外部晶体振荡器，从而可以在LSI(大规模集成)的微计算机中，从低频时钟生成高频时钟。而PLL(锁相环：相位锁定环电路)是指倍乘了外部提供的参考时钟并且向LSI内部提供高频时钟的时钟生成器的电路功能模块，其是现有技术中向LSI内部提供高频时钟的典型技术。但是，当PLL用于被供应低通低频参考时钟的LSI时，其LPF(Low Pass Filter，低通滤波器)特性具有若干Khz的截止频率，并且当使用单块电容性元件和电阻性元件实现PLL时，需要占用较大的集成电路板面积，尤其是在雷达系统中设置的大规模集成电路中，由于雷达装置空间有限，因此也造成PLL在雷达系统中的应用不仅成本极高，而且也非常不适于雷达装置的装备空间。

可见，现有技术中存在着在大规模集成电路系统中采用相位锁定环技术实现时钟功能时使用单块电容性元件和电阻性元件较多，应用成本高且占用集成电路板面积大的技术问题。

实用新型内容

本申请提供一种锁频控制电路，用以解决现有技术中存在着在大规模集成电路系统中采用相位锁定环技术实现时钟功能时使用单块电容性元件和电阻性元件较多，应用成本高且占用集成电路板面积大的技术问题。

本申请提供了一种锁频控制电路，应用于雷达磁控管微调系统，包括：

数控振荡器，用以生成时钟信号；

频率比较模块，与所述数控振荡器连接，用以获取所述时钟信号并将所述时钟信号的时钟频率与预设的参考频率进行比较，获得表征所述时钟频率与所述参考频率之间的频率差值的比较结果；

控制器，与所述频率比较模块以及后端管控模块连接，用以基于所述比较结果延长或缩短所述后端管控模块的固定控制时长，其中，所述固定控制时长表征所述后端管控模块处于当前控制状态的时长。

可选地，所述控制器，用以在所述比较结果表征所述频率差值的绝对值大于等于第一阈值时，延长所述固定控制时长；和/或，在所述比较结果表征所述频率差值的绝对值小于等于第二阈值时，缩短所述固定控制时长。

可选地，所述锁频控制电路还包括：

频率调整模块，与所述频率比较模块和所述数控振荡器连接，用以基于所述比较结果发出调整信号，以调整所述时钟频率与所述参考频率为匹配。

可选地，所述频率调整模块，用以基于所述比较结果确定调整次数，并按照所述调整次数采用频率递增或频率递减的方式以调整所述时钟频率与所述参考频率为匹配。

本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

本申请实施例中的技术方案可以通过判断频率差值的方式而实现对所述后端管控模块的工作状态时长的管控，也就是通过锁频技术而实现时钟功能。避免了采用较多的单块电容性元件和电阻性元件，因此具有减少应用成本和减少占用集成电路板面积的技术效果。

附图说明

图1为本实用新型实施例提供的一种锁频控制电路的结构图。

具体实施方式

本申请提供一种锁频控制电路，用以解决现有技术中存在着在大规模集成电路系统中采用相位锁定环技术实现时钟功能时使用单块电容性元件和电阻性元件较多，应用成本高且占用集成电路板面积大的技术问题。

本申请实施例中的技术方案为解决上述技术问题，总体思路如下：

本申请实施例中的技术方案可以通过判断频率差值的方式而实现对所述后端管控模块的工作状态时长的管控，也就是通过锁频技术而实现时钟功能。避免了采用较多的单块电容性元件和电阻性元件，因此具有减少应用成本和减少占用集成电路板面积的技术效果。

下面通过附图以及具体实施例对本申请技术方案做详细的说明，应当理解本申请实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。

本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

实施例一