[实用新型]一种显示模块驱动电路的分立时钟连线结构

说明书

技术领域

本实用新型属于电子技术领域，具体涉及一种显示模块驱动电路的分立时钟连线结构。

背景技术

在LED显示屏驱动电路当中，各LED发光单元是由与之对应的一个或多个LED恒流驱动器控制的，考虑到复杂的LED发光动作，各LED恒流驱动器需要接入清晰稳定的时钟信号。现有电路大多数情况下是一条时钟总线同时供多个芯片器件挂接，根据芯片器件及其后级电路的情况不同，容易令各器件之间产生时钟信号干扰，对后级电路有不良影响。此外，由于共用时钟总线，一旦挂接的器件及后续电路出现故障，技术人员往往较难判断是时钟信号故障还是器件故障，为故障原因的排查及故障位置的确认增加麻烦。

实用新型内容

为克服现有技术中存在的问题，本实用新型提出一种显示模块驱动电路的分立时钟连线结构，解决现有电路结构中的时钟信号干扰、时钟信号传递过程中衰弱的问题，具体技术内容如下：

一种显示模块驱动电路的分立时钟连线结构，包括接线端子J1、接线端子J2、若干组LED驱动器及与各组LED驱动器一一对应的若干个总线收发器，每组具有若干个并列的LED驱动器，所述接线端子J1用于获取时钟信号并与各总线收发器的输入侧相连，各总线收发器的输出侧分别引出一时钟总线以供所述LED驱动器挂接，且其中一个总线收发器的输出侧还与所述接线端子J2相接以传递时钟信号。

于本实用新型的一个或多个实施例中，所述总线收发器至少包括总线收发器U1和总线收发器U2，所述总线收发器U1提供有输入端A0、A1，输出端B0、B1，所述输入端A0与所述输出端BO内部连通，所述输入端A1和所述输出端B1内部连通；所述总线收发器U2提供有输入端A0和输出端B0，所述总线收发器U1的输入端A0和总线收发器U2的输入端A0共同连接至所述接线端子J1以获取时钟信号，再由其各自的输出端B0引出时钟总线供LED驱动器挂接；所述总线收发器U1的输入端A1与其输入端A0共接，其输出端B1连接至所述接线端子J2。

于本实用新型的一个或多个实施例中，所述总线收发器采用74HC245D型号的总线收发器芯片。

于本实用新型的一个或多个实施例中，所述LED驱动器采用MBI5026CP型号的恒流LED驱动器芯片。

于本实用新型的一个或多个实施例中，所述LED驱动器至少有两组，与之对应的总线收发器至少有两个。

本实用新型的有益效果是：通过多个总线收发器实现时钟电路的分立式设计，形成多条相互独立的时钟总线，避免各时钟信号上的干扰或因时钟信号故障而导致后续电路失效的情形。而且通过总线收发器对时钟信号进行中继转发，能够克服时钟信号在传递过程中的衰弱问题，保障时钟信号的清晰、稳定，有利于后续芯片电路的稳定和性能。

附图说明

图1为本实用新型的显示模块驱动电路的分立时钟连线结构示意图。

具体实施方式

如下结合附图，对本申请方案作进一步描述：

一种显示模块驱动电路的分立时钟连线结构，包括接线端子J1、接线端子J2、若干组LED驱动器及与各组LED驱动器一一对应的若干个总线收发器，每组具有若干个并列的LED驱动器，所述接线端子J1用于获取时钟信号并与各总线收发器的输入侧相连，各总线收发器的输出侧分别引出一时钟总线以供所述LED驱动器挂接，且其中一个总线收发器的输出侧还与所述接线端子J2相接以传递时钟信号。具体的，所述总线收发器至少包括总线收发器U1和总线收发器U2，所述总线收发器U1提供有输入端A0、A1，输出端B0、B1，所述输入端A0与所述输出端BO内部连通，所述输入端A1和所述输出端B1内部连通；所述总线收发器U2提供有输入端A0和输出端B0，所述总线收发器U1的输入端A0和总线收发器U2的输入端A0共同连接至所述接线端子J1以获取时钟信号，再由其各自的输出端B0引出时钟总线供LED驱动器挂接；所述总线收发器U1的输入端A1与其输入端A0共接，其输出端B1连接至所述接线端子J2。

优选的，所述总线收发器采用74HC245D型号的总线收发器芯片，所述LED驱动器采用MBI5026CP型号的恒流LED驱动器芯片。