[实用新型]控制存储芯片的测试系统

说明书

本实用新型公开了一种控制存储芯片的测试系统，包括：CPU与接口仿真加速器相连，用于将第一地址和第一数据预存在接口仿真加速器中；接口仿真加速器用于通过数据总线将第一地址和第一数据发送给存储接口控制模块；存储接口控制模块用于根据第一地址和第一数据，将第一数据写入存储芯片中与第一地址对应的存储单元内；接口仿真加速器还用于通过数据总线读取第一地址存储的数据，得到第二数据；CPU还用于判断第二数据和第一数据是否相同，若相同，则通过测试。本实用新型公开的技术方案通过结合硬件测试的速度与软件仿真测试的灵活可控，创造性的设计接口仿真加速器，通过此接口仿真加速器，完成对存储器接口控制模块的全面快速验证。

技术领域

本实用新型实施例涉及非易失性存储器技术领域，尤其涉及一种控制存储芯片的测试系统。

背景技术

存储接口控制模块是用来连接CPU或其他设备与存储芯片的接口控制管理模块。此模块主要是用来协调来自指令总线和数据总线的读写命令，使之合理实施到存储芯片上。随着存储器容量越来越大，全面快速的验证存储器的接口控制单元，一直是业界的一个难点。

现有技术中，对于存储接口控制模块的验证仿真工作大致分为两种。一种是通过软件仿真工具测试，仿真速度只有几赫兹，面对存储芯片中指数增加的测试向量，已经不可能完全覆盖所有测试向量。另外一种是通过CPU实际的应用程序使用存储器的方式去测试接口读写是否正确，即在FPGA芯片中搭建CPU通过系统总线、指令总线和数据总线与存储接口控制模块相连的硬件结构，测试存储接口控制模块对于存储芯片的读写过程。这种方式是通过CPU在执行具体的应用程序时，实际使用指令和数据总线访问存储器的方式，检查存储接口控制模块。这种方式，由于CPU内部处理指令的逻辑比较复杂，对存储器接口控制模块的访问无法精细控制，无法准确预测，因此无法保证测试的完整性。

实用新型内容

有鉴于此，本实用新型实施例提供了一种控制存储芯片的测试系统，以完成对存储器接口控制模块控制存储芯片的全面快速验证。

本实用新型实施例提供了一种控制存储芯片的测试系统，包括：

集成电路芯片和存储芯片；

所述集成电路芯片包括CPU、接口仿真加速器和存储接口控制模块；

所述CPU与所述接口仿真加速器通过系统总线相连，用于通过所述系统总线将第一地址和第一数据预存在所述接口仿真加速器中；

所述接口仿真加速器与所述存储接口控制模块通过数据总线相连，用于通过所述数据总线将所述第一地址和所述第一数据发送给所述存储接口控制模块；

所述存储接口控制模块与所述存储芯片通过I/O接口相连，用于根据所述第一地址和所述第一数据，将所述第一数据写入所述存储芯片中与所述第一地址对应的存储单元内；

所述接口仿真加速器还用于通过所述数据总线读取所述第一地址存储的数据，得到第二数据，并将所述第二数据通过所述数据总线发送给所述接口仿真加速器；

所述CPU还用于从所述接口仿真加速器获取所述第二数据，并判断所述第二数据和所述第一数据是否相同，若相同，则通过所述测试。

可选的，所述接口仿真加速器包括预存存储模块、寄存器配置单元、数据总线主机接口控制模块以及数据总线读取存储模块；

所述CPU与所述预存存储模块通过所述系统总线相连，所述CPU用于将所述第一数据预存在所述预存存储模块中；

所述寄存器配置单元与所述数据总线主机接口控制模块相连，用于根据接收到的写入所述第一数据的命令控制所述数据总线主机接口控制模块，将所述第一地址和所述第一数据发送给所述存储接口控制模块，所述数据总线主机接口控制模块通过所述数据总线与所述存储接口控制模块相连；