[实用新型]防止保持时间违例的电路

说明书

技术领域

本公开大体涉及电子电路，更具体地，涉及一种在电子电路中防止保持时间违例(hold time violation)的方法和结构。

背景技术

无论是以集成电路(IC)还是以分立的形式实现的现代数字电路，都经常利用锁存器来同步数据信号的传播。一种类型的锁存器被称为电平敏感锁存器，其能提供输出信号，该信号具有的状态取决于时钟输入节点处的时钟信号的活动。特别地，电平敏感锁存器的输出信号的逻辑值在输入时钟周期的部分期间中反映输入节点处的信号的逻辑值。在这个工作阶段，锁存器将其输入节点处的逻辑值直接传递到其输出节点。该阶段中工作的锁存器可以被称为是透明的。在第二个工作阶段，电平敏感锁存器在输入时钟周期的剩余部分期间内将输出信号保持在固定的逻辑值，而与输入节点处的逻辑值无关。在第二阶段中运行的锁存器可以被称为是锁存的或保持的。

另一种类型的锁存器被称为触发器或边沿触发锁存器，其被配置为在被提供到时钟输入节点的时钟信号的边沿期间将输出信号设置和保持为输入节点处的逻辑值。触发器的一个实施例包括两个电平敏感锁存器的组合。第一电平敏感锁存器(即主级)在输入时钟的第一阶段期间是透明的，而第二电平敏感锁存器(即从级)在输入时钟的第二阶段期间是透明的。该组合的行为使得仅当时钟信号呈现从低到高的逻辑跳转时，输入数据才被捕获并传递到输出节点。输出信号的值一直保持到时钟信号的下一次从低到高的跳转。相反地，可以通过改变两个电平敏感锁存器的配置，在时钟信号的高到低的逻辑转换期间捕获输入数据。

实用新型内容

各种示例性实施例涉及用于防止时钟同步电路中的保持时间违例的电路和方法。在一个示例性实施例中，电路至少包括第一触发器、第二触发器和连接在从第一触发器到第二触发器的第一信号路径中的电平敏感锁存器。时钟分配电路向第一触发器的时钟节点提供第一时钟信号，并向第二触发器的时钟节点提供第二时钟信号。从第一触发器通过电平敏感锁存器到第二触发器的传播延迟小于第一时钟和第二时钟之间的偏移(skew)，从而导致保持时间违例。电平敏感锁存器控制电路被配置为通过向该电平敏感锁存电路的时钟节点提供脉冲时钟信号来防止保持时间违例。

在一些实施例中，在所述第二时钟信号的每个周期中，所述脉冲时钟信号包括一个脉冲，所述脉冲具有出现在所述第二时钟信号的上升沿之后的上升沿，以及出现在所述第一时钟信号的上升沿之前的下降沿。

在一些实施例中，所述脉冲时钟信号的每个周期包括具有第一值的第一部分和具有第二值的第二部分，并且其中所述第一部分的持续时间小于所述第二部分的持续时间。

在一些实施例中，所述脉冲时钟信号具有上升沿和下降沿，其使得所述电平敏感锁存器在所述第一时钟信号的下一周期之前锁存从所述第一触发器输出的信号值。

在一些实施例中，所述脉冲时钟信号是所述第一时钟信号的反相。

在一些实施例中，所述第一时钟信号与所述第二时钟信号异相。

在一些实施例中，所述电路还包括：所述触发器组中的第三触发器，其被配置为接收所述第二时钟信号；以及第二信号路径，其是从由所述第一时钟信号时钟控制的所述触发器组中的一个触发器的输出到所述第三触发器的输入的信号路径；其中所述第二信号路径上的传播延迟比所述第一信号路径上的传播延迟长；并且其中所述第一时钟信号的上升沿与所述第二时钟信号的上升沿之间的延迟基于来自所述触发器组中的一个触发器的输出，防止所述第二信号路径上所述第三触发器的输入数据信号的建立违例。

在一些实施例中，所述电平敏感锁存器由基于多路复用器的锁存电路实施。

在另一示例性实施例中，集成电路包括一组包含多个触发器的可编程逻辑资源。该集成电路还包括一组在各自的可编程信号路径中具有电平敏感锁存器的可编程路由资源。配置电路被配置为响应接收到一组配置数据而对可编程逻辑资源和该组可编程路由资源进行编程以实现电路设计。该电路设计包括由第一时钟时钟控制的触发器中的第一个，由第二时钟时钟控制的第二触发器和连接第一触发器的输出到第二触发器的信号路径中的一个电平敏感锁存器。从第一触发器通过电平敏感锁存器到第二触发器的传播延迟小于第一时钟和第二时钟之间的偏移，从而导致保持时间违例。集成电路还包括电平敏感的锁存器控制电路，其被配置为通过使用脉冲时钟信号来对该电平敏感锁存器进行时钟控制来防止保持时间违例。