[实用新型]一种基于C单元和传输门的抗辐射锁存器电路

说明书

技术领域

本实用新型涉及抗辐射电路的设计，具体是涉及单粒子翻转的一种基于C单元和传输门的抗辐射锁存器电路。

背景技术

随着集成电路制造工艺的进步、器件尺寸的缩小和工作速度的提升,辐射对电路的影响也变得越来越严重。辐射对数字电路的主要影响体现为单粒子效应(Single Event Effect, SEE)和总剂量效应(Total Ionizing Dose, TID),随着深亚微米MOS器件成为主流,尤其是MOS电路的工艺节点达到65nm以下时，单粒子效应已经成为影响MOS器件最主要的辐射效应。单粒子效应主要分为单粒子瞬态 (Single Event Transient, SET) 和单粒子翻转 (Single Event Upset, SEU)。

在辐射环境下，MOS集成电路被高能的带电粒子轰击。当带电粒子轰击到原本截止的MOS管漏区时，由于高能带电粒子的能量传递，短时间内会产生大量可以自由移动的载流子，即空穴和电子，从而使原本截止的MOS管导通，从而改变器件的输出电平。由于高能粒子产生的载流子随时间推移会很快复合或泄放并回到轰击前的载流子浓度状态，因此被击中的MOS管会有一个从截止到导通到再截止的过程，反映在MOS管输出上，就会产生一个正脉冲或负脉冲的波形。这种瞬态的脉冲效应称作单粒子瞬态。对于组合逻辑电路来说，单粒子瞬态效应会影响电路的输出。而在时序电路中，当单粒子瞬态产生的正脉冲或负脉冲被触发器或其他存储电路接收，或者电路的存储部分直接被高能粒子击中而产生翻转，由于电路的记忆功能，使得这种翻转无法恢复，从而使整个电路的输出产生错误，这种效应称作单粒子翻转。

无论是单粒子瞬态效应还是单粒子翻转效应都会影响电路的正常工作，因此有必要对辐射环境下工作的MOS集成电路进行加固（Radiation Harden）。目前对时序电路的加固方案主要包括系统级加固、电路级加固和版图级加固，或是采用SOI等工艺进行加固。而针对时序电路中的触发器进行电路级加固，目前主要采用三模冗余 (Triple Modular Redundancy，TMR)和双互锁存结构 (Dual Interlocked Storage Cell，DICE)技术进行加固。

TMR加固技术的主要原理是将触发器复制三份，将三个触发器电路的输出经过表决电路形成一个最终输出，由于表决电路具有三选二的功能。因此，即便有一路触发器产生翻转，也不会影响整个电路的输出。而DICE加固技术的原理是在触发器中加入一个双互锁存结构，在双互锁存结构中有一对敏感节点，触发器整体的输出取决于这一对敏感节点的电平。在没有辐照的情况下，这一对敏感节点的电平是一致的。而当收到辐照时，一对敏感节点中的一个节点受到高能粒子的作用而产生翻转时电路的输出能够维持不变，同时在另一个敏感节点的作用下，翻转的节点会迅速恢复到正常状态，从而使整个电路保持稳定，不受辐照的影响。但TMR电路加固技术和DICE电路加固技术的主要缺点是可靠性不够高，假设没有采用电路级加固技术的触发器的翻转概率为，在不考虑敏感节点相关性和节点对注入电荷耐受差异的前提下，采用TMR加固后，触发器输出的翻转概率下降至，而采用DICE加固技术的触发器翻转概率为。因此，为了保证电路的长时间正常工作，一般会采用电路级的DICE加固和系统级的三模冗余加固结合的办法，而采用这种方法必然会带来电路面积和功耗的成倍上升，同时还会使得电路的时序性能恶化，工作频率下降。

发明内容

本实用新型的目的在于提供一种基于C单元和传输门的抗辐射锁存器电路，该抗辐射锁存器电路克服了现有技术的不足，采用了多路锁存技术，能使锁存器输出信号的翻转概率大幅下降，同时减少了触发器的版图面积，降低了功耗，大幅提高了电路的抗SET能力。