[实用新型]一种用于抗静电损伤测试的电路测试板有效

申请号：	201721236500.0	申请日：	2017-09-26
公开（公告）号：	CN207557361U	公开（公告）日：	2018-06-29
发明（设计）人：	雒兴明;张薇;刘刚	申请（专利权）人：	北京锐达芯集成电路设计有限责任公司
主分类号：	G01R31/00	分类号：	G01R31/00
代理公司：	北京正理专利代理有限公司 11257	代理人：	付生辉
地址：	101111 北京市大兴区经济技术***	国省代码：	北京;11
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摘要：
搜索关键词：	开关部抗静电芯片电路测试板待测芯片损伤测试接线电信号传递测试接入电路外接电源测试板电连接接线部管脚
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【说明书】：

一种用于抗静电损伤测试的电路测试板，包括：芯片接入部、接线部和开关部，其特征在于，通过芯片接入部将待测芯片接入电路测试板，接线部将芯片接入部与开关部电连接，在测试时，接线部将开关部选择的外接电源的电信号传递至待测芯片，以选择性地对待测芯片的管脚进行抗静电测试。

技术领域

本实用新型涉及一种电路测试板。更具体地，涉及一种用于抗静电损伤测试的电路测试板。

背景技术

静电放电(ESD，electrostatic discharge)是电子工业最花代价的损坏原因之一。随着IC产品的制造工艺不断微小化，ESD引起的产品失效问题越来越突出。静电会使MOS集成电路的输入端、输出端漏电流增加，静态功耗电流增大，输入端的MOS管发生栅穿等。

为了能够了解我们所制造的IC产品的抵抗静电打击的能力，提升产品的质量，减少因ESD而引起的损伤，世界各地的IC工程师们研制出了许多静电放电模拟器，用来模拟现实生活中的静电放电现象，在常规的静点测试当中，测试人员经常用静电模拟器对插接在面包板上的芯片进行测试，但是用该方法测试时由于芯片的管脚之间的距离非常近，容易产生电弧，同时测试中引线非常细，会有很大的内阻，抗静电测试结果会受到影响。

本发明设计了一种适用于静电模拟器的静电损伤测试板，方便测试人员测试芯片的静电放电故障临界电压，且可以避免电弧，减小引线电阻。

实用新型内容

本实用新型的目的在于提供一种用于抗静电损伤测试的电路测试板。

为达到上述目的，本实用新型采用下述技术方案：

优选地，接线部包括接线柱和PCB板，其中接线柱布置在布线电路板上。

优选地，芯片接入部布置在PCB板上，并且通过PCB板上的布线与接线柱电连接。

优选地，开关部包括多个单刀双掷开关，开关部是耐高压的。

优选地，单刀双掷开关的第一端子与外接电源的正极电连接，单刀双掷开关的第二端子与外接电源的负极电连接，以及单刀双掷开关的第三端子与接线柱电连接。

优选地，接线柱的数量与芯片接入部的管脚数相等。

优选地，一半数量的接线柱位于芯片接入部的第一侧且位于第一侧的接线柱分为靠近第一侧和远离第一侧的两排，而另一半数量的接线柱位于芯片接入部的第二侧且位于第二侧的接线柱分为靠近第二侧和远离第二侧的两排。

优选地，在芯片部的每一侧，将靠近芯片接入部的接线柱与芯片接入部电连接的布线和将远离芯片接入部的接线柱与芯片接入部电连接的布线位于PCB板的不同表面上。

优选地，电路测试板还包括正负极接口，正负极接口与外接电源的正负极连接。