[实用新型]带有非易失性存储器的处理器芯片仿真器

说明书

技术领域

本实用新型涉及一种处理器芯片仿真器，特别是涉及一种带有非易失性存储器的处理器芯片仿真器。

背景技术

处理器芯片内有用户开发的用户程序，在用户程序的编写和调试中，所使用的工具一般是仿真器。仿真器内使用包含产品处理器芯片各项功能的仿真芯片，用于模拟产品处理器芯片的工作行为，仿真芯片与仿真器其它部件(存放用户程序的程序存储器、存放数据的数据存储器，以及用户电脑上的集成开发环境等)配合电脑上的集成开发环境共同实现用户程序的编写、编译、下载、仿真运行和各项调试功能。

很多处理器芯片带有非易失性存储器，例如EEPROM(Electrically Erasable Programmable Read-Only Memory，电可擦可编程只读存储器)、Flash(Flash memory，闪存存储器)等，且出于使用方便、结构灵活，以及节省存储器资源，降低结构复杂度等考虑，片内的非易失性存储器只有一片且容量做的较大，全片地址范围既可以作为程序存储器操作，也可以作为数据存储器操作。实际使用时，可按照代码工程编译结果的大小来灵活划分片内非易失性存储器资源，分出作为代码(Code)区域和数据(Data)区域的地址范围。举例来说，例如某款8051核处理器芯片使用Flash作为存储器，容量为64K字节大小，某个工程编译结果使用了48K字节代码，16K字节数据，则片内Flash的0-BFFFH物理地址范围作为代码区使用，C000-FFFFH物理地址范围作为数据区使用；因为应用发生了变化，工程做了修改，重新编译后使用了32K字节代码，32K字节数据，无需更换芯片，只需要把片内Flash的0-7FFFH物理地址范围作为代码区使用，8000-FFFFH物理地址范围作为数据区使用即可。但是非易失性存储器写入时是带有写入时序要求的，例如EEPROM和Flash都要求全片或按页擦除、等待一个指定时间、按页或按字节写入等，不能像SRAM(Static Random Access Memory，静态随机存取存储器)存储器一样提供目标写入地址、数据和写信号就可以写入。

现有仿真器通常是采用SRAM加存储器等效控制逻辑(相当于存储器控制器，例如EEPROM Controller、Flash Controller等，实现存储器写入操作时序上的模拟等效)来等效替代产品芯片中的非易失性存储器，以尽可能做到与真实芯片中非易失性存储器在功能和性能上的等效。但是，仿真器配套使用的集成开发环境都是标准的调试软件，例如KEIL、MDK、IAR等。用户通过集成开发环境向仿真器内的存储器下载代码时，都是直接按操作SRAM方式下发目标地址和代码数据给仿真芯片内的处理器核，由处理器核按操作SRAM的方式完成写入代码的，不会考虑如果目标存储器是非易失性存储器，需要按照对应的操作方式和时序操作。所以现有仿真器通常有两种实现方式，第一种直接在仿真器中把非易失性存储器做成纯粹的SRAM特性，以确保通过标准的集成开发环境可以直接操作，但会造成仿真器内非易失性存储器在功能、性能上与产品芯片的不一致；第二种是SRAM加等效控制逻辑替代非易失性存储器的方式，确保功能性能的一致性，但需要请集成开发环境厂商增加针对目标芯片非易失性存储器大小和特性的补丁，或者自行开发和提供集成开发环境上的非易失性存储器代码下载引导工程(例如，KEIL支持的FLM和FLX工程格式)，针对自己代码工程编译结果的存储器代码区大小、存储器写入特性定制，编译后产生特殊机器码文件(例如，KEIL的后缀为FLM和FLX的文件)，在下载代码前先把代码下载引导工程机器码文件下载到芯片的XRAM(on-chip expanded RAM，外部随机存储器)区域并执行，按片内非易失性存储器的操作时序要求，把代码引导写入到芯片的非易失性存储器指定区域内，过程复杂且需要按时序要求写入，效率较低，还需要针对代码工程编译结果中代码区域的大小变化不断修改调整代码下载引导工程的设置并重新编译产生机器码文件，虽然保证了仿真器上非易失性存储器功能和性能的一致性，但使用比较麻烦、效率较低。

实用新型内容

本实用新型要解决的技术问题是提供一种带有非易失性存储器的处理器芯片仿真器，在保证仿真器功能、性能一致性的同时，简化了系统的实现和使用方式。