[实用新型]高速数据录取存储系统

权利要求书

1.高速数据录取存储系统，包括速率检测与速率差电路、速率差与阈值比较电路、存储器调控电路，其特征在于，速率检测与速率差电路连接速率差与阈值比较电，速率差与阈值比较电路连接存储器调控电路；

所述存储器调控电路包括稳压管Z1，稳压管Z1的负极连接速率差与阈值比较电路的输出端，稳压管Z1的正极分别连接电阻R8的一端、电容C3的一端，电阻R8的另一端和电容C3的另一端连接三极管Q1的基极，三极管Q1的集电极连接电源+4.5V，三极管Q1的发射极分别连接继电器K1线圈一端、晶闸管VTL1的阳极、稳压管Z2的负极，继电器K1线圈另一端连接地，晶闸管VTL1的控制极分别连接稳压管Z2的正极、接地电阻R9的一端、接地电容C4的一端，晶闸管VTL1的阴极连接三极管Q2的基极，三极管Q2的集电极连接电源+5V，三极管Q2的发射极连接继电器K2线圈一端，继电器K1线圈另一端和继电器K2线圈另一端均连接地，继电器K1公共端、继电器K2公共端、电解电容E1的正极、电解电容E2的正极均连接电源+5V，电解电容E1的负极分别连接继电器K1的常开触点、接地电阻R10的一端、主存储器H3的引脚2，主存储器H3的引脚1连接电源+5V，主存储器H3的引脚3连接地，电解电容E2的负极分别连接继电器K2的常开触点、接地电阻R11的一端、备用存储器H4的引脚2，备用存储器H4的引脚1连接电源+5V，备用存储器H4的引脚3连接地。

2.根据权利要求1所述的高速数据录取存储系统，其特征在于，所述速率检测与速率差电路包括高速数据传输速率传感器H1、存储器存储速率传感器H2，高速数据传输速率传感器H1的引脚1连接电源+5V，高速数据传输速率传感器H1的引脚3连接地，高速数据传输速率传感器H1的引脚2分别连接接地电容C1的一端、电阻R1的一端，电阻R1的另一端连接运算放大器AR1的反相输入端、电阻R4的一端，电阻R4的另一端连接运算放大器AR1的输出端、电阻R7的一端，存储器存储速率传感器H2的引脚1连接电源+5V，存储器存储速率传感器H2的引脚3连接地，存储器存储速率传感器H2的引脚2分别连接接地电容C2的一端、电阻R2的一端，电阻R2的另一端连接运算放大器AR1的同相输入端、接地电阻R3的一端，运算放大器AR1的引脚4连接地，运算放大器AR1的引脚7连接电源+5V。

3.根据权利要求1所述的高速数据录取存储系统，其特征在于，所述速率差与阈值比较电路包括运算放大器AR2，运算放大器AR2的同相输入端连接电阻R7的另一端，运算放大器AR2的反相输入端连接可变电阻RP1的中间端，可变电阻RP1的上端连接电阻R5的一端，电阻R5的另一端连接电源+5V，可变电阻RP1的下端连接电阻R6的一端，电阻R6的另一端连接地，运算放大器AR1的输出端连接稳压管Z1的负极。