[实用新型]带静电防护功能的电路、高压集成电路以及空调器

说明书

本实用新型公开一种带静电防护功能的电路、高压集成电路以及空调器，所述带静电防护功能的电路包括输入端、电源端、输出端、泄放电路以及钳位电路；所述泄放电路的第一泄放管与所述第二泄放管共同形成所述电源端与接地端之间的泄放通道，所述第二泄放管形成所述输入端与所述接地端之间的泄放通道；所述钳位电路用于在静电发生时，钳位所述信号输入端的电压。本方案通过形成泄放通道，从而在静电发生时，通过所述泄放通道对静电电流进行泄放，避免了静电对待防护电路的冲击，进一步地，本方案使用MOS管搭建泄放电路和钳位电路，从而有利于所述静电防护电路应用于集成电路中，不会增加集成电路的面积，有利于降低集成电路的成本。

技术领域

本实用新型涉及高压集成电路领域，特别涉及一种带静电防护功能的电路、高压集成电路以及空调器。

背景技术

高压集成电路是一种带有欠压保护、逻辑控制等功能的栅极驱动电路，它将电力电子与半导体技术结合，逐渐取代传统的分立元件，越来越多地被应用在IGBT、大功率MOSFET的驱动领域。静电放电(ESD)现象是引起集成电路产品失效的最主要的可靠性问题之一。有关研究调查表明，集成电路失效产品的30％都是由于遭受静电放电现象所引起的。在集成电路芯片的制造、封装、测试、运输等过程中，都会出现不同程度的静电放电事件。在集成电路放电时会产生数百甚至数千伏的等效高压，这会击穿集成电路中输入级的栅氧化层，使集成电路受到损伤。特别是随着集成电路中晶体管尺寸的按比例缩小，输入级的栅氧化层厚度越来越薄，更加容易受到外部静电电荷的影响而损坏。因此，改善集成电路对静电放电防护的可靠性，是在高压集成电路设计时必须考虑的重要环节。

当前大部分高压静电防护器件难以满足功率芯片对高压静电防护方案的诸多要求：如既要有高于工作电压的维持电压，又要有尽量低于栅氧击穿电压的触发电压，同时还要能通过ESD防护的相应标准。由于许多功率集成电路常工作在比较“恶劣”的环境下(如高电压、大电流、强电磁干扰、频繁插拔及高低温工作环境等)，使它们的静电防护设计需要考虑更多因素。目前主流的高压集成电路芯片内静电防护结构如图1所示，其中VH1、VH2为高压端，VL1、VL2为低压端。该防护结构包括输入端的普通二极管。其保护机理为简单的输入输出二极管保护，该电路结构抗冲击能力有限，无法满足现有高压集成电路对静电防护的要求，且占用较大的芯片面积。

实用新型内容

本实用新型的主要目的是提出一种带静电防护功能的电路、高压集成电路以及空调器，旨在提高高压集成电路对静电的防护能力。

为实现上述目的，本实用新型提出的一种带静电防护功能的电路，所述带静电防护功能的电路包括输入端、电源端、接地端，以及输出端；

待防护电路，所述待防护电路具有信号输入端、信号输出端，所述信号输入端与所述输入端连接；

泄放电路，包括第一泄放管和第二泄放管；所述第一泄放管串联于所述电源端和所述信号输入端之间，所述第二泄放管串联于所述信号输入端和所述接地端之间；所述第一泄放管与所述第二泄放管共同形成所述电源端与接地端之间的泄放通道，所述第二泄放管形成所述输入端与所述接地端之间的泄放通道；

钳位电路，连接于所述信号输入端和所述接地端之间，且位于所述泄放电路的后级，所述钳位电路用于在静电发生时，钳位所述信号输入端的电压。

优选地，所述第一泄放管为PMOS管，所述PMOS管的门极与所述电源端连接，所述PMOS管的漏极与所述电源端连接，所述PMOS管的源极与所述信号输入端，以及与所述输入端互连。

优选地，所述第二泄放管为NMOS；所述NMOS管的门极与所述接地端连接，所述NMOS管的漏极与所述信号输入端，以及所述输入端互连，所述 NMOS管的源极与所述接地端连接。

优选地，所述第一泄放管和/或第二泄放管多个，且多个所述第一泄放管的导通方向相同和/或多个所述第二泄放管的导通方向相同。