[实用新型]低漏电流深沟槽功率MOS器件有效
| 申请号： | 201721813189.1 | 申请日： | 2017-12-22 |
| 公开（公告）号： | CN208045505U | 公开（公告）日： | 2018-11-02 |
| 发明（设计）人： | 黄彦智;陆佳顺;杨洁雯 | 申请（专利权）人： | 苏州硅能半导体科技股份有限公司 |
| 主分类号： | H01L29/06 | 分类号： | H01L29/06;H01L29/423;H01L27/088 |
| 代理公司： | 苏州创元专利商标事务所有限公司 32103 | 代理人： | 马明渡;王健 |
| 地址： | 215123 江苏省苏州市工业园*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 漏电流 深沟槽功率MOS器件 单胞 功率MOS器件 深阱 本实用新型 崩溃效应 漏极区 电场曲线 反向偏压 下部区域 相邻功率 杂质外延 轻掺杂 上表面 外延层 重掺杂 上端 延伸 硅片 下端 隔离 | ||
1.一种低漏电流深沟槽功率MOS器件，所述MOS器件包括至少2个功率MOS器件单胞，所述功率MOS器件单胞进一步包括：位于硅片背面的重掺杂P掺杂漏极区（1），位于所述P掺杂漏极区（1）上方的P掺杂杂质外延层（2）；位于所述P掺杂杂质外延层（2）上方的N掺杂阱层（3）；位于所述N掺杂阱层（3）并伸入P掺杂杂质外延层（2）的沟槽（4）；在所述N掺杂阱层（3）上部且在所述沟槽（4）四周形成具有P掺杂源极区（6），所述沟槽（4）内设有一个栅极导电多晶硅（7）和一个屏蔽栅导电多晶硅（8），屏蔽栅导电多晶硅（8）位于栅极导电多晶硅（7）下方；所述栅极导电多晶硅（7）两侧与沟槽（4）内壁之间设有绝缘栅氧化层（5）；所述屏蔽栅导电多晶硅（8）两侧及底部均由屏蔽栅氧化层（9）包围，所述栅极导电多晶硅（7）与屏蔽栅导电多晶硅（8）由导电多晶硅间绝缘介质层（10）隔开，相邻所述功率MOS器件单胞之间通过N掺杂阱层（3）隔离；
其特征在于：相邻功率MOS器件单胞之间的N掺杂阱层（3）内具有一P掺杂深阱部（13），此P掺杂深阱部（13）的上端延伸至N掺杂阱层（3）的上表面，所述P掺杂深阱部（13）的下端延伸至P掺杂杂质外延层（2）的下部区域，所述P掺杂深阱部（13）的深度与沟槽（4）的深度比例为10：（4~6）。
2.根据权利要求1所述的低漏电流深沟槽功率MOS器件，其特征在于：所述屏蔽栅氧化层（9）的厚度大于所述绝缘栅氧化层（5）的最小厚度。
3.根据权利要求1或2所述的低漏电流深沟槽功率MOS器件，其特征在于：所述沟槽（4）顶部淀积有绝缘介质层（11），并在位于栅极导电多晶硅（7）上方和源极区上方的绝缘介质层（11）分别开孔，在孔内设有金属连线（12），分别实现栅极导电多晶硅（7）和源极区电性连接。
4.根据权利要求1或2所述的低漏电流深沟槽功率MOS器件，其特征在于：所述N掺杂阱层（3）的深度与P掺杂杂质外延层（2）的深度比例为1：（4~8）。
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