[发明专利]ESD保护电路及ESD保护方法

权利要求书

1.一种ESD保护电路，其特征在于，所述ESD保护电路设置在芯片系统中，所述ESD保护电路包括：使能单元和泄放单元；

使能单元用于根据供电系统的工作状态生成对应的触发信号，所述工作状态至少包括正常上电状态和正脉冲ESD事件状态；

泄放单元用于在与所述正常上电状态对应的触发信号的触发下进入分压状态，并在分压状态时承受供电系统输出的电信号，或者在与所述正脉冲ESD事件状态对应的触发信号的触发下在进入泄放状态，并在泄放状态时泄放供电系统处于正脉冲ESD事件状态时出现的静电；

泄放单元中的半导体器件共用芯片系统中的半导体对应的一个或多个掩膜版；

使能单元包括第一开关电路和第二开关电路，第一开关电路包括至少一个第一开关，第二开关电路包括多个第二开关；所述至少一个第一开关和所述多个第二开关根据供电系统的正常上电状态或者正脉冲ESD事件状态分别作开关动作；使能单元在所述至少一个第一开关和多个第二开关的开关动作的配合下生成对应的触发信号；

第一开关电路为压降电路，所述第一开关为晶体管；压降电路用于对供电系统处于正常上电状态或者正脉冲ESD事件状态时的电压进行降压处理，得到第一触发信号；第二开关电路用于根据所述第一触发信号生成第二触发信号；泄放单元在第一触发信号和第二触发信号的触发下进入分压状态或者泄放状态。

2.根据权利要求1所述的ESD保护电路，其特征在于，泄放单元在供电系统处于负脉冲ESD事件状态时，通过与地导通泄放供电系统处于负脉冲ESD事件状态时出现的静电。

3.根据权利要求1所述的ESD保护电路，其特征在于，压降电路包括单个晶体管，或者N个晶体管；所述N个晶体管中，前一级晶体管的输出与相邻后一级晶体管的输入连接，N≥2。

4.根据权利要求3所述的ESD保护电路，其特征在于，所述晶体管为PMOS管；

压降电路包括单个PMOS管时，所述单个PMOS管的源极和衬底与供电系统连接，栅极和漏极与第二开关电路的输入连接，并与泄放单元的第一输入端连接；所述单个PMOS管对供电系统进行降压后，生成相应第一触发信号；

压降电路包括N个PMOS管时，所述N个PMOS管中，第一个PMOS管的源极与供电系统连接，第i个PMOS管的栅极与第i个PMOS管的漏极连接，前一级PMOS管的漏极与相邻后一级PMOS管的源极连接，各个PMOS管的衬底均与供电系统连接，最后一个PMOS管的栅极和源极与第二开关电路的输入端连接，并与泄放单元的第一输入端input1连接，i依次取1～N；所述N个PMOS管对供电系统进行逐级降压，生成第一触发信号。

5.根据权利要求3所述的ESD保护电路，其特征在于，所述晶体管为NMOS管；

压降电路包括单个NMOS管时，所述单个NMOS管的栅极和漏极与供电系统连接，其源极与第二开关电路的输入端连接，并与泄放单元的第一输入端连接；所述单个NMOS管对供电系统进行降压后，生成第一触发信号；

压降电路包括N个NMOS管时，所述N个NMOS管中，第一个PMOS管的源极与供电系统连接，第i个PMOS管的栅极与第i个PMOS管的漏极连接，前一级PMOS管的漏极与相邻后一级PMOS管的源极连接，各个PMOS管的衬底均与供电系统连接，最后一个PMOS管的栅极和源极与第二开关电路的输入端连接，并与泄放单元的第一输入端input1连接，i依次取1～N；所述N个NMOS管对供电系统进行逐级降压，生成第一触发信号。

6.根据权利要求1所述的ESD保护电路，其特征在于，第二开关电路为延时电路，延时电路的输出端与泄放单元的第二输入端连接；延时电路用于对第一触发信号进行延时处理，得到第二触发信号。