[发明专利]基于时间的延迟线模/数转换器

说明书

本发明的实施例包含一种差分数字延迟线模/数转换器ADC。所述ADC包含：差分数字延迟线；电路，其包含所述差分数字延迟线中所含的一组延迟元件；及另一电路，其包含所述差分数字延迟线中所含的另一组延迟元件。第一电路经配置以生成表示输入的模/数转换的数据。第二电路经配置以校准到所述差分数字延迟线的源。

优先权

本申请案要求各在2016年4月12日申请的美国临时申请案62/321,668、62/321,685、62/321,687及62/321,694的优先权，且这些美国临时申请案特此以全文并入。

技术领域

本发明涉及基于时间的延迟线模/数转换器(ADC)，特别是涉及具有背景校准、范围调整及超出范围(out of range)估计的此类转换器。

背景技术

存在许多不同种类的ADC且其用途通常取决于应用。ADC可根据位的大小而变化，其中模拟信号将被数字化成2ⁿ个不同的数字值，其中ADC是n位转换器，其使用n个位来表示模拟值的范围。此外，ADC可包含模拟信号的输入范围。ADC的最低数字化输出(例如，对于8位ADC来说是00000000)可对应于模拟信号输入的下限。ADC的最高数字化输出(例如，对于8位ADC来说是11111111)可对应于模拟信号输入的上限。此类实例值可指定正值或无符号值，但代替地可使用二的补码(two's complement)二进制枚举。ADC可具有经定义的带宽，所述带宽可对应于取样率或对模拟信号进行取样的频率。ADC可根据不同的线性度输出值。

发明内容

本发明的实施例包含一种差分数字延迟线ADC，其包含：差分数字延迟线；第一电路，其包括包含在所述差分数字延迟线中的一组延迟元件；及第二电路，其包括包含在所述差分数字延迟线中的另一组延迟元件。结合上述实施例中的任一实施例，所述第一电路经配置以生成表示输入的模/数转换的数据。结合上述实施例中的任一实施例，所述第二电路经配置以校准到所述差分数字延迟线的源。结合上述实施例中的任一实施例，所述第一电路经配置以测量输入电压与参考电压之间的差。结合上述实施例中的任一实施例，所述ADC包含经配置以将参考电流镜射到所述差分数字延迟线中的每一者的电流源电路。结合上述实施例中的任一实施例，所述电流源电路经配置以将参考电流镜射到所述差分数字延迟线中的每一者，其中所述第二电路经配置以调整所述参考电流以最小化误差。结合上述实施例中的任一实施例，所述ADC包含经配置以将输入差分电压转换为差分电流的跨导器，其中所述第一电路经配置以测量所述差分电流及生成表示所述差分电压的数据。结合上述实施例中的任一实施例，所述ADC包含跨导器，所述跨导器经配置以将输入差分电压转换为差分电流及接受基于所述多个差分数字延迟线的输入以调整电压转电流范围。结合上述实施例中的任一实施例，每一差分数字延迟线包含一连串的电流限制缓冲器。结合上述实施例中的任一实施例，给定差分数字延迟线经配置以按根据施加到所述给定差分数字延迟线的差分电流的速度操作。结合上述实施例中的任一实施例，所述ADC进一步包含锁存器，所述锁存器经配置以在较快差分数字延迟线完成之后保存来自较慢差分数字延迟线的数据。结合上述实施例中的任一实施例，所述ADC包含第三电路，所述第三电路包括包含在所述差分数字延迟线中的又一组延迟元件，其中第三电路经配置以产生用于指示到所述ADC的输入超出输入范围的程度的数据。结合上述实施例中的任一实施例，所述ADC进一步包括用于通过彼此独立地调整所述数字延迟线的长度而校准所述ADC的第三电路。结合上述实施例中的任一实施例，所述ADC进一步包括用于通过彼此独立地调整所述数字延迟线的长度而校准所述ADC的第三电路，所述第三电路包含用于选择性地使用给定数字延迟线的一部分以缩短或延长所述给定数字延迟线的多路复用器。