[发明专利]用于高速迁移(EXTRA)NoC的路由器的专用SSR管线级

说明书

本发明涉及一种包括多个高速迁移(Express Traversal，EXTRA)路由器的EXTRA片上网络(Network on Chip，NoC)。所述EXTRA NoC包括：缓冲器写入和路由计算(Buffer Write and Route Computation，BW/RC)管线、本地交换机分配(Switch Allocation‑Local，SA‑L)管线、建立请求(Setup Request，SR)管线、全局交换机分配(Switch Allocation‑Global，SA‑G)管线以及交换机迁移和链路迁移(Switch Traversal and Link Traversal，ST/LT)管线。所述BW/RC管线用于将迁入微片写入起始EXTRA路由器的一个或多个输入缓冲器，并通过选择离开所述起始EXTRA路由器的输出端口来为迁入头微片计算路线。所述SA‑L管线用于对所述起始EXTRA路由器进行仲裁从而为优胜微片选择输入端口和输出端口。所述SR管线用于处理多个SR信号从所述起始EXTRA路由器到下游EXTRA路由器的传输。所述SA‑G管线用于基于从所述起始EXTRA路由器接收到的所述SR信号对缓冲器写使能(Buffer write enable，BW_ena)、旁路多路复用(Bypass Mux，BM_sel)和纵横交换机选择信号(Crossbar select signal，XB_sel)进行仲裁，从而为所述优胜微片构建高速路径。所述ST/LT管线用于将所述优胜微片迁移到所述起始EXTRA路由器的所选输出端口，并将所述优胜微片传输到目的地EXTRA路由器，绕过所述起始EXTRA路由器与目的地EXTRA路由器之间的EXTRA路由器。

技术领域

本发明涉及一种高速迁移(Express Traversal，EXTRA)片上网络(Network onChip，NoC)。具体地说，本发明涉及将单周期多跳异步中继迁移(Single-cycle Multiple-hop Asynchronous Repeated Traversal，SMART)NoC中的其中一个管线级分开，以提高SMART路由器的时钟频率。优化后的NoC被称作EXTRA NoC。

背景技术

计算机系统中的片上核心数量在过去数十年间一直在显著增加。多核设计的可扩展性和性能很大程度上取决于连接核心的互连子系统(例如，片上网络)。

数据包通过片上网络(Network on Chip，NoC)的时延对于NoC和系统的性能而言是极其重要的。已经提出多种方法来减小时延。

一种已知方法是单周期多跳异步中继迁移(Single-cycle Multiple-hopAsynchronous Repeated Traversal，SMART)[T Krishna等人，“利用SMART打破片上时延障壁(Breaking the On-Ship Latency Barrier Using SMART)”，高性能计算机体系结构(High-Performance Computer Architecture，HPCA)，2013年]。SMART的目标是提供从源侧到目标侧整个路线上的单周期数据路径。为了支持SMART，需要重新设计路由器架构和流控制。

图1示出SMART路由器微架构100。为简洁起见，仅示出Core_in(C_in)、West_in(W_in)和East_out(E_out)端口。所有其他输入端口与W_in相同，所有其他输出端口与E_out相同。增加了以下三种主要控制信号：

1.输入触发器111处的缓冲器写使能(Buffer write enable，BW_ena)110确定输入微片是否写入到输入缓冲器112；

2.旁路多路复用(Bypass Mux，BM_sel)120在纵横交换机121的输入端处选择信号以在链路上的本地缓冲微片112与旁路微片113之间进行选择；