[发明专利]可重配置时钟控制装置和系统

说明书

描述了一种装置，其包括：比较器，该比较器用于通过将由时钟控制电路提供的时钟信号来计时，其中该时钟控制电路包括：多路复用器，该多路复用器被耦合至压控延迟线并且可操作用于将时钟控制电路配置为环形振荡器，其中压控延迟线形成环形振荡器的至少一个延迟区段；以及选择逻辑，该选择逻辑被耦合至多路复用器，该选择逻辑用于接收指示输入时钟的到达的信号，以及用于根据指示来控制多路复用器。还描述了一种装置，其包括：数据路径，该数据路径用于接收输入数据；以及时钟路径，该时钟路径用于接收输入时钟，并且用于在输入时钟不存在时向数据路径提供预处理时钟。

优先权要求

本申请要求2016年2月18日提交的、题为“RECONFIGURABLE CLOCKINGARCHITECTURE(可重配置时钟控制架构)”的美国专利申请S/N.15/047,427的优先权，并且该美国专利申请通过引用其整体结合于此。

背景技术

对于读取操作，匹配接收器(RX)架构照惯例被用于DDR(双倍数据速率)控制器，其中数据路径(DQ)与读取选通路径(DQS)之间的延迟是匹配的。

随着存储器数据速率增加，DQ路径的带宽成为瓶颈。非匹配敏感RX架构(例如，强-arm(strong-arm)锁存器)可缓解瓶颈中的一些，但会增加读取等待时间。在非匹配RX架构中，DQ和DQS路径不是匹配的。

附图说明

从以下给出的详细描述并从本公开的各实施例的附图，将更全面地理解本公开的实施例，然而它们不应当被理解为将本公开限于特定实施例，而是仅用于解释和理解。

图1例示出根据本公开的一些实施例的具有用于接收器(RX)的可重配置时钟控制架构的存储器系统。

图2例示出根据本公开的一些实施例的RX的时钟控制路径。

图3例示出根据本公开的一些实施例的RX的时钟控制路径的可重配置时钟控制电路。

图4例示出匹配RX架构的时序图。

图5例示出非匹配RX架构的时序图。

图6例示出根据本公开一些实施例的具有可重配置时钟控制架构的非匹配RX的时序图。

图7例示出根据一些实施例的具有可重配置时钟控制架构的智能设备或计算机系统或SoC(片上系统)。

具体实施方式

与匹配RX架构相比，非匹配敏感接收器(RX)采样并恢复具有更好的功率和面积效率的低摆动数据信号(例如，DQ信号)。此处，术语“匹配”通常是指时钟和数据路径之间的传播延迟路径的匹配例如，在匹配敏感RX中，数据路径与时钟路径上的信号具有相同的传播延迟。非匹配RX是其中数据路径的传播延迟与时钟/选通路径的传播延迟不同的RX。例如，时钟路径可比数据路径具有更长的传播延迟。时钟/选通路径(例如，DQS路径)与数据路径(例如，DQ路径)的较长的对比差距可能需要沿数据路径发送前同步码数据，直到RX时钟准备好对实际DQ信号(即，非前同步码数据信号)进行采样。此处，RX时钟是一般从DQS导出且被用于对DQ进行采样的时钟。发送前同步码数据增加了读取等待时间，这使得读取性能降级。

一些实施例描述了可重配置RX时钟，该可重配置RX时钟用于减小前同步码长度并因此减少“读取”等待时间。在一些实施例中，在接收器的边界处预期到时钟或选通信号DQS(但仍然不存在)的时间间隔中，RX时钟(其从时钟DQS导出)由准备RX时钟路径的振荡器(例如，压控振荡器)生成。在一些实施例中，在时钟或选通信号DQS到达之际，由压控延迟(VCDL)路径生成RX时钟。根据一些实施例，VCDL路径将由DQS信号驱动以利用源同步系统的DQ-DQS抖动跟踪。在一些实施例中，可重配置RX时钟从属于(is slaved off)传送器(TX)延迟锁定环(DLL)时钟。例如，VCDL路径的传播延迟通过由TX生成的控制电压(Vctl)来控制。