[发明专利]实施缓冲晶体管的动态栅极偏置的输入/输出(I/O)驱动器

权利要求书

1.一种驱动器装置，包括：

上拉电路，包括串联耦合在第一电压轨与输出之间的第一晶体管和第二晶体管；

下拉电路，包括串联耦合在所述输出与第二电压轨之间的第三晶体管和第四晶体管；

第一电压发生器，包括第一NMOS、第二NMOS、NOR门和反相器，其中所述第一NMOS包括耦合在所述输出与所述NOR门的第一输入端之间，其中所述第一NMOS的栅极被配置为接收恒定偏置电压，其中所述第二NMOS包括耦合在所述恒定偏置电压与所述NOR门的第一输入端之间的源极和漏极，其中所述第二NMOS的栅极被耦合到所述输出，其中控制电压被施加到所述NOR门的第二输入端，其中所述NOR门的输出端被耦合到所述反相器的输入端，并且其中在所述反相器的输出端处生成第一偏置电压，其中所述第二晶体管的控制输入被配置为接收所述第一偏置电压，所述第一偏置电压被配置为：当所述输出处的电压由于所述上拉电路将所述第一电压轨耦合到所述输出并且所述下拉电路将所述输出从所述第二电压轨解耦而开始从第一低逻辑电压朝向第一高逻辑电压转变时，从第一相对高电压向第一相对低电压转变，并且所述第一偏置电压还被配置为：在所述输出电压继续从所述第一低逻辑电压朝向所述第一高逻辑电压转变时，从所述第一相对低电压向所述第一相对高电压转变；以及

第二电压发生器，所述第二电压发生器包括第一PMOS、第二PMOS、NAND门和反相器，其中所述第一PMOS包括耦合在所述输出与所述NAND门的第一输入端之间的源极和漏极，所述第一PMOS的栅极被配置为接收所述恒定偏置电压，其中所述第二PMOS包括耦合在所述恒定偏置电压与所述NAND门的第一输入端之间，其中所述第二PMOS的栅极耦合到所述输出，其中控制电压被施加到所述NAND门的第二输入端，其中所述NAND门的输出端被耦合到所述反相器的输入端，并且其中在所述反相器的输出端处生成第二偏置电压，其中所述第三晶体管的控制输入被配置为接收所述第二偏置电压，所述第二偏置电压被配置为：当所述输出电压由于所述下拉电路将所述输出耦合到所述第二电压轨并且所述上拉电路将所述第一电压轨从所述输出解耦而开始从所述第一高逻辑电压朝向所述第一低逻辑电压转变时，从第二相对低电压向第二相对高电压转变，并且所述第二偏置电压还被配置为：在所述输出电压继续从所述第一高逻辑电压朝向所述第一低逻辑电压转变时，从所述第二相对高电压向所述第二相对低电压转变。

2.根据权利要求1所述的驱动器装置，其中如下的时间间隔是所述输出电压从所述第一低逻辑电压朝向所述第一高逻辑电压转变的速率的函数，所述时间间隔开始于所述第一偏置电压从所述第一相对高电压向所述第一相对低电压转变，并且结束于所述第一偏置电压从所述第一相对低电压向所述第一相对高电压转变。

3.根据权利要求1所述的驱动器装置，其中如下的时间间隔是所述输出电压从所述第一高逻辑电压朝向所述第一低逻辑电压转变的速率的函数，所述时间间隔开始于所述第二偏置电压从所述第二相对低电压向所述第二相对高电压转变，并且结束于所述第二偏置电压从所述第二相对高电压向所述第二相对低电压转变。

4.根据权利要求1所述的驱动器装置，其中所述第一偏置电压被配置为：响应于所述输出电压增大到限定的电压电平，从所述第一相对低电压向所述第一相对高电压转变。

5.根据权利要求1所述的驱动器装置，其中所述第二偏置电压被配置为：响应于所述输出电压减小到限定的电压电平，从所述第二相对高电压向所述第二相对低电压转变。

6.根据权利要求1所述的驱动器装置，进一步包括被配置为生成第三电压的预驱动器，所述第三电压被配置为：响应于输入电压从第三低逻辑电压向第三高逻辑电压转变，从第二高逻辑电压向第二低逻辑电压转变，其中所述第一偏置电压被配置为：响应于所述第三电压从所述第二高逻辑电压向所述第二低逻辑电压转变，从所述第一相对高电压向所述第一相对低电压转变。