[发明专利]基于存储器请求大小的预测减少存储器访问带宽

说明书

用于管理存储器访问带宽的系统和方法包含空间局部性预测器。所述空间局部性预测器包含具有与存储器的存储器区域相关联的预测计数器的存储器区域表。当高速缓存行从高速缓存中逐出时，使用由处理器访问的所述高速缓存行的大小来更新所述预测计数器。取决于所述预测计数器的值，针对相应的存储器区域预测所述处理器可能使用的高速缓存行的大小。相应地，如果预测可能使用的高速缓存行的大小将小于全高速缓存行的大小，则可以减少所述处理器与所述存储器之间的所述存储器访问带宽以提取比所述全高速缓存行更小的数据。

相关申请的交叉引用

本专利申请要求于2016年4月8日提交的标题为“基于存储器请求大小的预测减少存储器访问带宽(REDUCING MEMORY ACCESS BANDWIDTH BASED ON PREDICTION OF MEMORYREQUEST SIZE)”的第62/320,381号临时专利申请的权益，所述临时专利申请未决并转让给本受让人，并在此明确地以全文引用的方式并入本文中。

技术领域

所公开的方面涉及提高处理系统中的资源利用率。更具体地，示例性方面涉及通过预测可能对存储器做出的请求的大小并基于预测动态地减少存储器访问带宽来减少浪费的带宽消耗。

背景技术

处理系统可以包含备份存储位置，例如主存储器。对于具有大存储容量的主存储器实施方案，例如，利用动态随机存取存储器(DRAM)技术的双数据速率(DDR)实施方案，主存储器(也简称为“DRAM”)可以在芯片外实现，例如，集成在存储器芯片上，所述存储器芯片不同于在其上集成了访问DRAM的一或多个处理器的处理器芯片。因此，在此类实施方案中的DRAM访问可以涉及在存储器芯片与处理器芯片之间传输数据。在面积和功耗方面，跨多个芯片运行互连以实现DRAM访问是昂贵的，因此DRAM访问带宽往往是供应短缺的资源。然而，虽然例如由于更快的处理速率和处理芯片上集成的处理核心数量的增加导致对DRAM访问带宽的需求持续上升，但DRAM访问带宽本身并未看到以同样的速率增长。

因此，虽然可以理解迫切需要有效利用可用的DRAM访问带宽，但是传统的处理系统实施方案在这方面可能是浪费的。在本领域中应理解，在性能和功率方面，虽然一方面，从DRAM访问一个128字节数据块的单个请求比各自访问64字节的两个请求更便宜，但另一方面，针对128字节的单个请求比针对64字节的单个请求更昂贵。因此，通常，由于对较小数据块的请求可能更昂贵，因此传统处理系统可能将所有数据请求设计为指向较大数据块，即使对于某些事务只要较小的数据块就足够。例如，一些方法尝试对整个高速缓存行(例如，128字节)的数据进行单个DRAM请求，即使在可能不需要整个128字节数据但仍可能已在实现总是提取128字节的一般策略的过程中提取的情况下也是如此。在这种情况下，如果事务实际上只需要64字节，则剩余的64字节将被浪费地提取，因而不必要地使DRAM访问带宽变得紧张。

因此，本领域需要减少存储器访问带宽的技术，包含避免传统实施方案的上述缺点的技术。

发明内容

涉及用于管理存储器访问带宽的系统和方法的本发明的示例性方面包含空间局部性预测器。所述空间局部性预测器包含具有与存储器的存储器区域相关联的预测计数器的存储器区域表。当高速缓存行从高速缓存中逐出时，使用由处理器访问的高速缓存行的大小来更新预测计数器。取决于预测计数器的值，针对相应的存储器区域预测处理器可能使用的高速缓存行的大小。相应地，如果预测可能使用的高速缓存行的大小将小于全高速缓存行的大小，则可以减少存储器访问带宽以提取比全高速缓存行更小的数据。

例如，示例性方面涉及一种管理存储器访问带宽的方法。所述方法包括确定存储在由处理器访问的第一高速缓存中的第一高速缓存行的已使用部分的大小。对于包括第一高速缓存行的存储器中的第一存储器区域，基于已使用部分的大小更新用于对要从第一存储器区域提取的高速缓存行的大小进行预测的预测计数器，并且将处理器与存储器之间的存储器访问带宽调整为对应于待提取的高速缓存行的大小。