[发明专利]利用来自多个处理步骤的信息的半导体计量

说明书

本文中呈现用于在多重图案化半导体制作过程中基于对试样的测量及来自用于制作所述试样的一或多个先前过程步骤的过程信息而测量过程诱发的误差的方法及系统。在已执行若干个过程步骤之后，采用计量工具。所述计量工具基于经测量信号及过程信息而测量晶片上的计量目标的所关注结构参数，且将可校正过程参数值传达到所述先前过程步骤中所涉及的一或多个过程工具。当由适当过程工具执行时，所述可校正过程参数值会减少通过过程流程制作的结构的几何形状的过程诱发的误差。在另一方面中，使用多个计量工具结合来自所述过程流程中的一或多个过程步骤的过程信息来控制制作过程。

相关申请案的交叉参考

本专利申请案依据35U.S.C.§119主张2016年4月4日提出申请的标题为“过程信息辅助计量(Process Information Assisted Metrology)”的序列号为62/318,166的美国临时专利申请案的优先权，所述临时专利申请案的标的物以其全文引用方式并入本文中。

技术领域

所描述实施例涉及计量系统及方法，且更特定来说涉及用于表征由多个图案化过程产生的结构的尺寸的参数的经改善测量的方法及系统。

背景技术

半导体装置(例如逻辑及存储器装置)通常是通过适用于试样的一系列处理步骤制作。半导体装置的各种特征及多个结构层级是通过这些处理步骤形成。举例来说，除其它之外，光刻也是涉及在半导体晶片上产生图案的一种半导体制作过程。半导体制作过程的额外实例包含但不限于化学机械抛光、蚀刻、沉积及离子植入。可在单个半导体晶片上制作多个半导体装置，且然后将其分离成个别半导体装置。

现在通常采用多种图案化技术来提高被印刷到用于给定光刻系统的半导体晶片上的特征的分辨率。图1A到1D描绘通常被称为光刻-蚀刻-光刻-蚀刻(LELE)过程的双重图案化光刻(DPL)技术。图1A描绘硅基底层10、界面层11(例如二氧化硅)、装置层12、硬掩模层13、牺牲层14及由光刻图案化步骤形成的经图案化抗蚀剂层15。然后，图1A中所描绘的结构经受曝光及蚀刻步骤，此形成图1B中所图解说明的结构。在此结构中，抗蚀剂层15的图案已被有效地转印到硬掩模层13。牺牲层14及经图案化抗蚀剂层15两者均已被移除。采用若干个沉积及光刻步骤以形成图1C中所图解说明的结构。图1C图解说明建立于硬掩模层13的顶部上的另一牺牲层16及经图案化抗蚀剂层17。经图案化抗蚀剂层17包含具有与第一经图案化抗蚀剂层15相同的间距且也具有与在硬掩模层13中所蚀刻的图案相同的间距的图案。然而，经图案化抗蚀剂层17从硬掩模层13的图案偏移达经图案化抗蚀剂层17的间距的一半。然后，图1C中所描绘的结构经受曝光及蚀刻步骤，此形成图1D中所图解说明的结构。在此结构中，抗蚀剂层17的图案已被有效地转印到硬掩模层13。牺牲层16及经图案化抗蚀剂层17两者均已被移除。图1D图解说明在硬掩模13中蚀刻、是经图案化抗蚀剂层15及17的间距的两倍、由光刻系统的掩模产生的图案。

图1D也描绘未优化DPL过程的效应。理想情况是，双重经图案化结构的标称间距应是恒定值P。然而，由于DPL过程的不完美，所得结构的间距由于光栅不均匀性可取决于位置而变化。此通常被称为“间距步长”。标称间距P的变化在图1D中被描绘为ΔP。在另一实例中，每一所得结构的临界尺寸应是相同标称值CD。然而，由于DPL过程的不完美，所得结构的临界尺寸(例如，中间临界尺寸、底部临界尺寸等)可取决于位置而变化。所期望临界尺寸CD的变化在图1D中被描绘为ΔCD。

间距步长及ΔCD是由DPL过程的不完美(例如两个光刻层之间的不对准、光刻过程的聚焦及曝光的不均匀性、掩模图案误差等)诱发的示范性几何误差。间距步长及ΔCD两者均引入大于预期的单位单元。尽管特定来说描述了间距步长及ΔCD，但可预计其它多个图案化误差。