[发明专利]具有交替比较器的ADC的DC偏移校准

说明书

一种基于ADC的数字输出在后台校准ADC中的交替比较器的DC偏移的系统和方法。校准逻辑使用两个计数器分别计数表示落入第一模拟范围和第二模拟范围的采样的ADC输出的出现，计数与多个采样的A/D转换并行进行。两个范围关于MSB参考电压对称，并且组合覆盖该比特的标称电压范围。基于两个计数之差与两个计数之和的比率导出DC偏移。校准逻辑可以交替地校准比较器。可以基于与其相关联的各个比特连续地校准每个比较器。

技术领域

本公开总地涉及模数转换器(ADC)领域，更具体地，涉及用于ADC的DC偏移校准的领域。

背景技术

在通信网络中，高速数字接收器使用模数转换器(ADC)来数字地处理接收到的信号。通过ADC将接收到的信号转换为数字形式允许接收器采用复杂的均衡逻辑。通常，更高的信令系列(constellation)和更坚固的(tougher)信道需要更长的均衡。因此，在高速数字接收器中需要快速且高能效的ADC。典型的高速ADC分辨率介于5到8比特之间。

在几GHz下运行的具有超过6比特精度的ADC几乎不可能构建为单信道ADC。因此，通常，交错(interleave)许多较慢的ADC以克服单信道ADC的速度限制。合适的子ADC应提供每面积高速率比以减少时间交错ADC的总面积，并提供优化的每功率速度比，从而保持较低的总功耗。逐次逼近寄存器(SAR)ADC在中等分辨率应用中表现出卓越的能效。

通过用异步计时的两个交替比较器(alternate comparator)对每个样本进行转换，可以实现高速操作。使用交替比较器可将ADC速度提高约20％，而无需消耗额外功率。ADC偏移是一种随机附加误差，通常源于比较器直流(DC)偏移。在单信道ADC中，DC偏移产生可以轻松校正的DC音调(tone)，并且DC音调在许多通信应用中经常被忽略。在时间交错的ADC中，DC偏移的影响更加不利。在实际实现中，交错信道可以具有不同的DC偏移，这需要通过DC偏移校准过程来校正。

图1示出了具有校准逻辑130的时间交错ADC 100的配置，校准逻辑130用于根据现有技术校准DC偏移。ADC 100包括耦合到跟踪保持电路(T/H)111的两个比较器121和比较器122以及用于存储所有比特的参考电压的参考缓冲器112。比较器121和比较器122以交替方式操作以产生数字输出的各个比特。

在操作期间，输入信号101被馈送到T/H 111，T/H 111输出采样信号。每个比较器将采样信号与特定比特的参考电压进行比较，并输出判定信号作为对应比特的数字值。更具体地，当比较器2 122处于复位模式时，比较器1 121输出判定1。当比较器1 121完成其判定时，它以最小延迟进入复位模式，而比较器2 122被激活以做出判定2。这为比较器1提供了更多的复位时间，从而消除了关键路径的复位时间。

模拟校准逻辑130利用传统的模拟校准方案来校准比较器121和比较器122的DC偏移，这需要不期望的复杂模拟电路设计和高功耗。而且，传统的校准技术在前台(或“离线”)执行，这需要中断ADC的操作。具体地，在专用于校准的时间窗期间，比较器停止接收采样信号用于转换，而是接收从校准逻辑产生的校准信号。额外的校准时间不可避免地延迟了ADC和高速数字接收器处的信号处理。

发明内容

因此，为高速模数转换器(ADC)提供DC偏移校准机制也是有利的，其提供增强的时间效率和功率效率，而不引入复杂的电路设计。

本公开的实施例利用能够在后台基于ADC的数字输出校准交替比较器的DC偏移的校准逻辑。校准逻辑使用两个计数器来分别计数表示落入第一模拟范围和第二模拟范围的采样的ADC输出的出现，计数过程与多个采样的模数转换并行地进行。定义第一模拟范围和第二模拟范围，使得它们关于MSB参考电压对称，并且组合地覆盖由该比特表示的电压的整个范围。基于两个计数之差与两个计数之和的比率导出DC偏移。然后将DC偏移被合并到输入信号、ADC输出或参考电压中以进行校正。校准逻辑可以交替地校准比较器。可以基于与其相关联的各个比特连续地校准每个比较器。