[发明专利]经改进的闪存存储器单元和相关联的解码器

说明书

本发明涉及具有闪存存储器单元和解码器电路，该闪存存储器单元具有仅四个端子，该解码器电路用于操作此类闪存存储器单元的阵列。与现有技术相比，本发明允许每个闪存存储器单元的端子更少，这导致所述解码器电路和每个闪存存储器单元所需的总体管芯空间的简化。本发明还提供在所述四个端子中的一个或多个端子上使用高电压以允许读取、擦除和编程操作，尽管与现有技术的闪存存储器单元相比端子数量较少。

相关专利申请

本申请要求2016年5月18日提交的美国专利申请No.15/158,460的权益。

技术领域

本发明涉及闪存存储器单元和解码器电路，该闪存存储器单元具有仅四个端子，解码器电路用于操作此类闪存存储器单元的阵列。与现有技术相比，本发明允许每个闪存存储器单元的端子更少，这导致解码器电路和每个闪存存储器单元所需的总体管芯空间的简化。本发明还提供在四个端子中的一个或多个上使用高电压以允许读取、擦除和编程操作，尽管与现有技术的闪存存储器单元相比端子数量较少。

背景技术

非易失性存储器单元在本领域中是熟知的。图1中示出了一种现有技术的非易失性分裂栅存储器单元10，该非易失性分裂栅存储器单元包括五个端子。存储器单元10包括第一导电类型诸如P型的半导体基板12。基板12具有表面，在所述表面上形成第二导电类型诸如N型的第一区14(也称为源极线SL)。同样属于N型的第二区16(也称为漏极线)形成在基板12的该表面上。第一区14和第二区16之间是沟道区18。位线BL 20连接至第二区16。字线WL 22被定位在沟道区18的第一部分上方并与其绝缘。字线22几乎不具有与或完全不具有与第二区16的重叠。浮栅FG 24在沟道区18的另一部分上方。浮栅24与该另一部分绝缘，并且与字线22相邻。浮栅24还与第一区14相邻。浮栅24可与第一区14重叠以提供从第一区14到浮栅24中的耦接。耦接栅CG(也称为控制栅)26位于浮栅24上方并与其绝缘。擦除栅EG 28在第一区14上方并且与浮栅24和耦接栅26相邻，并且与该浮栅和该耦接栅绝缘。浮栅24的顶部拐角可指向T形擦除栅28的内侧拐角以增强擦除效率。擦除栅28也与第一区14绝缘。存储器单元10在美国专利No.7,868,375中进行了更具体的描述，该专利的公开内容全文以引用方式并入本文中。

现有技术的非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制(Fowler-Nordheim tunneling mechanism)，借助在擦除栅28上施加高电压而使其他端子等于零伏特来擦除存储器单元10。电子从浮栅24隧穿到擦除栅28中，导致浮栅24带正电，从而打开处于读取状态的单元10。所得的单元擦除状态被称为‘1’状态。

通过源极侧热电子编程机制，借助在耦接栅26上施加高电压、在源极线14上施加高电压、在擦除栅28上施加中等电压以及在位线20上施加编程电流，来对存储器单元10编程。流经字线22与浮栅24之间的间隙的一部分电子获得足够的能量而注入浮栅24之中，导致浮栅24带负电，从而关闭处于读取状态的单元10。所得的单元编程状态被称为‘0’状态。

可如下以电流感测模式读取存储器单元10：在位线20上施加偏置电压，在字线22上施加偏置电压，在耦接栅26上施加偏置电压，在擦除栅28上施加偏置电压或零电压，并且在源极线14上施加接地电位。对于擦除状态而言，存在从位线20流向源极线14的单元电流，而对于编程状态而言，存在从位线20流向源极线14的不显著单元电流或零单元电流。或者，可以反向电流感测模式读取存储器单元10，在该模式中，位线20接地并且在源极线24上施加偏置电压。在该模式中，电流反转方向，从源极线14流向位线20。