[发明专利]纳米尺度的半导体器件的气隙间隔物构造

说明书

提供了具有形成为半导体器件的BEOL或MOL层的一部分的气隙隔离物的半导体器件，以及制造这种气隙隔离物的方法。例如，一种方法包括在基板上形成第一金属结构和第二金属结构，其中第一和第二金属结构彼此相邻设置，在第一和第二金属结构之间设置绝缘材料。蚀刻绝缘材料以在第一和第二金属结构之间形成空间。使用夹断沉积工艺在第一和第二金属结构上沉积一层介电材料，以在第一和第二金属结构之间的空间中形成气隙，其中气隙的一部分在第一金属结构和第二金属结构中的至少一个的上表面上方延伸。

技术领域

本领域一般涉及半导体制造，并且特别涉及用于制造半导体器件的气隙间隔物的技术。

背景技术

随着半导体制造技术继续朝着更小的设计规则和更高的集成密度发展，集成电路中的相邻结构之间的间隔变得越来越小。因此，在集成电路的相邻结构之间可能发生不希望的电容耦合，例如BEOL(线路后端)互连结构中的相邻金属线，FEOL(线路前端)器件的相邻触点(例如，MOL(线路中间)器件触点)等。这些与寄生电容相关的结构会导致半导体器件的性能下降。例如，晶体管触点之间的电容耦合会导致栅极-源极或栅极-漏极寄生电容增加，这会对晶体管的工作速度产生不利影响，增加集成电路的能耗等。此外，BEOL结构的相邻金属线之间的不需要的电容耦合可导致互连堆栈中增加的电阻-电容延迟(或等待时间)、串扰、增加的动态功耗等。

为了减少相邻导电结构之间的寄生耦合，半导体工业已采用低介电常数(低k)电介质和超低k(ULK)电介质(代替传统的SiO2(k＝4.0))作为超大规模集成电路(ULSI)的MOL和BEOL层的绝缘材料。然而，低k电介质的出现以及激进的缩放已经导致这种低k材料的长期可靠性的关键挑战。例如，低k TDDB(时间相关的介电击穿)通常被认为是一个关键问题，因为低k材料通常具有比传统SiO2电介质更弱的固有击穿强度。通常，TDDB指的是当电介质经受随时间的变化的电压/电流偏置和温度应力时，电介质的绝缘特性的损失。TDDB导致漏电流增加，从而降低纳米级集成电路的性能。

发明内容

本发明的实施例包括具有形成为半导体器件的BEOL或MOL层的一部分的气隙间隔物的半导体器件，以及用于制造作为半导体器件的BEOL和MOL层的一部分的气隙间隔物的方法。

例如，一种制造半导体器件的方法包括在衬底上形成第一金属结构和第二金属结构，其中第一和第二金属结构彼此相邻设置，在第一和第二金属结构之间设置绝缘材料。蚀刻绝缘材料以在第一和第二金属结构之间形成空间。在第一和第二金属结构上沉积一层介电材料，以在第一和第二金属结构之间的空间中形成气隙，其中气隙的一部分在第一金属结构和第二金属结构中的至少一个的上表面上方延伸。

在一个实施例中，第一金属结构包括形成在BEOL互连结构的层间介电层中的第一金属线，第二金属结构包括形成在BEOL互连结构的ILD层中的第二金属线。

在另一实施例中，第一金属结构包括器件触点，第二金属结构包括晶体管的栅极结构。在一个实施例中，器件触点高于栅极结构，并且气隙的一部分在栅极结构上方延伸并且在器件触点的上表面下方延伸。

将在以下实施例的详细描述中描述其他实施例，其将结合附图来阅读。

附图说明

图1A和1B是根据本发明实施例的半导体器件的示意图，该半导体器件包括整体形成在半导体器件的BEOL结构内的气隙间隔物；

图2A和2B示意性地示出了与使用传统方法形成的气隙结构相比，使用根据本发明实施例的夹断沉积方法形成的气隙结构实现的BEOL结构的金属线之间的TDDB可靠性和减小的电容耦合的改进；

图3是根据本发明另一实施例的半导体器件的横截面示意侧视图，该半导体器件包括整体形成在半导体器件的BEOL结构内的气隙隔离物；

图4至10示意性地示出了根据本发明的实施例的用于制造图1A的半导体器件的方法，其中：