[发明专利]碳化硅半导体装置及其制造方法

说明书

在p型连接层(30)的前端连结p型扩张区域(40)。通过形成这样的p型扩张区域(40)，能够消除在p型连接层(30)与p型保护环(21)之间间隔变大的区域。因此，在台面部中，能够抑制等电位线过度隆起，能够确保耐压。

相关申请的相互引用

本申请基于2016年7月5日提出申请的日本专利申请2016-133673号，在此通过参照而组入其记载内容。

技术领域

本申请涉及具有深层以及保护环层的碳化硅(以下，称作SiC)的半导体装置及其制造方法。

背景技术

以往，作为可获得高电场破坏强度的功率器件的材料而关注SiC。作为SiC的功率器件，例如提出有MOSFET、肖特基二极管等(例如，参照专利文献1)。

在SiC的功率器件中，具备形成有MOSFET、肖特基二极管等功率元件的单元部，以及包围单元部的周围的保护环部。在单元部与保护环部之间，设置有用于将两者连接的连接部，在连接部中的半导体基板的表面侧例如具备电极焊盘。并且，在包含保护环部的外周区域中，通过设为使半导体基板的表面凹陷的凹部，而成为单元部以及连接部呈岛状突出的台面部。

现有技术文献

专利文献

专利文献1：日本特开2011-101036号公报

发明内容

如上述那样，在单元部与保护环部之间具备连接部，且在包含保护环部的外周区域中形成凹部，从而设为使单元部以及连接部呈岛状突出的台面部，在该情况下，可考虑利用外延膜构成深层、连接层等。然而，在采用这样的结构时，确认到有可能无法获得作为功率器件所要求的耐压。

本申请的目的在于，提供具备即使由外延膜构成深层、连接层等，也能够确保耐压的半导体元件的SiC半导体装置及其制造方法。

在本申请的一个观点的SiC半导体装置中，具有第1或者第2导电型的基板以及第1导电型的漂移层，该第1导电型的漂移层形成于基板的表面侧，且杂质浓度低于基板，在这样的构成中，除了单元部以外，还形成有外周部，该外周部包含包围该单元部的外周的保护环部、以及位于保护环部与单元部之间的连接部。在单元部或单元部以及连接部，设置有第2导电型层，该第2导电型层被配置在以条纹状形成于漂移层的多个线状的第1沟槽内，且由第2导电型的外延膜构成。此外，在单元部设置有与第2导电型层电连接的第1电极、以及形成于基板的背面侧的第2电极，在所述单元部设置有在第1电极与第2电极之间流过电流的垂直型的半导体元件。此外，在保护环部或在保护环部以及连接部设置有第2导电型环，该第2导电型环被配置在从漂移层的表面形成且设为包围单元部的多个框形状的线状的第2沟槽内，并由第2导电型的外延膜构成。在这样的构造中，在第2导电型层的前端设置有扩张区域，该扩张区域与第1沟槽的前端连结且仅向朝向多个第2导电型层中的相邻的第2导电型层的方向突出，并且该扩张区域配置在以与该相邻的第2导电型层分离的方式形成的线状的扩张沟槽内，并由第2导电型的外延膜构成。

这样，在第2导电型层的前端连结有扩张区域。由于形成有这样的扩张区域，因此能够消除在第2导电型层与第2导电型环之间间隔变大的区域。因此，能够抑制等电位线过度隆起。

此外，若仅仅是消除在第2导电型层与第2导电型环之间间隔变大的区域，则不设置扩张区域而是将第2导电型层直接与第2导电型环连结即可。然而，在该连结部中产生宽度变大的部分，在该部分中，第2导电型层的厚度有可能变薄。在该情况下，无法获得所希望的耐压。

因此，通过采用使扩张区域从第2导电型层的前端沿一个方向延伸配置的构造，能够使得在扩张区域与第2导电型层的连结部不产生宽度变大的部分。由此，能够抑制在连结部产生第2导电型层的厚度变薄等问题，能够确保所希望的耐压。

附图说明

图1是示意示出第1实施方式的SiC半导体装置的上表面布局的图。