[发明专利]具有自适应终端阻抗的高速驱动器

说明书

提供了一种设备，包括：数据采样器，所述数据采样器耦合至驱动器的输出，其中，所述数据采样器用于对数据进行采样并且将所述数据与第一阈值电压和第二阈值电压进行比较，并且其中，所述数据采样器用于根据对所述数据与所述第一阈值电压和所述第二阈值电压的比较来生成上拉指示符或下拉指示符；以及耦合至所述数据采样器的逻辑，其中，所述逻辑用于接收所述上拉指示符或所述下拉指示符，并且用于根据所述上拉指示符或所述下拉指示符而增加或减少所述驱动器的已经DC补偿的阻抗支路的数量。

优先权声明

本申请要求于2016年9月28日提交并且名称为“High Speed Driver withAdaptive Termination Impedance(具有自适应终端阻抗的高速驱动器)”的美国申请号15/279,273的优先权，所述美国申请出于所有目的通过引用以其全文结合在此。

背景技术

为了向需要满足各种平台损耗的更好的阻抗匹配高速驱动器提供即插即用能力，驱动器的直流(DC)阻抗匹配设置(例如，达45Ω)无法与硅工艺、封装失配和平台的交流(AC)阻抗变化相匹配。为了满足输入输出(I/O)系统的眼图模板(eye mask)，通常在驱动器中使用预加重来提高待传输数据的较高频率分量，并且这加剧了在从高逻辑电平或低逻辑电平进行数据转换期间驱动器的输出处的差分数据振铃。此振铃可能会延长例如直到单位间隔(UI)的一半，这导致眼图容限减小。有时，此振铃的峰值是如此高，以至于其导致上层眼图不合规范。

附图说明

通过以下给出的详细描述以及通过本公开的各个实施例的附图将更加全面地理解本公开的实施例，然而，本公开的实施例不应被视为将本公开限制于特定实施例，而是仅用于解释和理解。

图1展示了根据本公开的一些实施例的用于通过监测驱动器的输出来自适应地调整经补偿阻抗的系统。

图2展示了曲线图，示出了根据本公开的一些实施例在对经补偿阻抗进行自适应调整之前和之后驱动器的输出。

图3展示了曲线图，示出了根据本公开的一些实施例的设备的操作。

图4展示了根据本公开的一些实施例的用于通过监测驱动器的输出来自适应地调整经补偿阻抗的设备。

图5展示了根据本公开的一些实施例的用于通过监测驱动器的输出来自适应地调整经补偿阻抗的有限状态机(FSM)。

图6展示了根据本公开的一些实施例的用于通过监测当数据向高驱动时驱动器的输出来自适应地调整经补偿上拉阻抗的方法的流程图。

图7展示了根据本公开的一些实施例的用于通过监测当数据向低驱动时驱动器的输出来自适应地调整经补偿下拉阻抗的方法的流程图。

图8展示了智能装置或计算机系统或SoC(芯片上系统)，其具有根据一些实施例的用于通过监测驱动器的输出来自适应地调整经补偿阻抗的设备。

具体实施方式

一些实施例描述了一种用于通过监测驱动器的输出来自适应地调整并补偿阻抗的设备。在一些实施例中，所述设备使用数字技术来提供用于减轻振铃或者用于校正AC阻抗失配所引起的振铃的解决方案。在一些实施例中，所述设备在数据的上升沿期间使用多相时钟对驱动器的输出处的数据进行采样，并且将所述数据与预定义的参考(例如，V_参考高和V_参考低)进行比较。在一些实施例中，经比较的采样数据信息被存储并加载到决策逻辑中。在一些实施例中，决策逻辑发送增加码、减少码和/或锁定码以用于自适应地调整驱动器的已经补偿的输出阻抗(例如，驱动器的上拉和/或下拉阻抗)。如此，减少了在驱动器的输出处由AC阻抗失配所导致的振铃、过冲和/或下冲。