[发明专利]二进制向量因数分解

说明书

在示例中公开了一种处理器，该处理器具有：解码电路，用于对来自指令流的指令进行解码；数据高速缓存单元，包括用于对用于处理器的数据进行高速缓存的电路；以及计算单元，具有近似矩阵乘法(AMM)电路，该AMM电路包括：数据接收器，用于接收权重向量w、输入向量x以及压缩调节参数n，该权重向量w和输入向量x两者的尺寸均为N；因数分解器电路，用于通过计算尺寸为N×n的二进制因数分解向量B以及尺寸为n的字典向量s将w因数分解为以及二进制乘法器电路，用于计算

(多个)相关申请的交叉引用

本申请要求2016年10月01日提交的题为“BINARY VECTOR FACTORIZATION(二进制因数分解)”美国非临时专利申请第15/283,373号的优先权的权益，该申请通过引用整体结合于此。

技术领域

本公开总体上涉及半导体器件领域，并且更具体地但非排他地涉及用于二进制向量因数分解的系统和方法。

背景技术

多处理器系统正变得越来越普遍。在现代世界中，计算资源在人类生活中起到越来越综合的作用。随着计算机变得越来越普遍，控制从电网到大的工业机器到个人计算机到灯泡的一切事物，对更有能力的处理器的需求增加。

附图简述

在与附图一起阅读时，可从下列具体实施方式最好地理解本公开。值得强调的是，根据行业内的标准惯例，各种特征不一定是按比例绘制的，并且仅用作说明目的。在显式或隐式地示出比例的情况下，它仅提供一个说明性示例。在其他实施例中，为了使讨论清楚，可以任意地扩大或缩小各种特征的尺寸。

图1A-图1B是图示出根据本说明书的实施例的通用向量友好指令格式及其指令模板的框图；

图2A-图2D是图示出根据本说明书的实施例的示例性专用向量友好指令格式的框图；

图3是根据本说明书的一个实施例的寄存器架构的框图；

图4A是图示出根据本说明书的实施例的示例性有序流水线和示例性寄存器重命名的乱序发布/执行流水线两者的框图。

图4B是图示出根据本说明书的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图；

图5A-图5B图示出更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块中的一个(包括相同类型和/或不同类型的其他核)；

图6是根据本说明书的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图；

图7-图10是示例性计算机架构的框图；以及

图11是根据本说明书的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

图12图示出根据本说明书的实施例的BVF的模式。

图13是根据本说明书的一个或多个示例的使用BVF的近似矩阵乘法器的系统模型。

图14是根据本说明书的实施例的执行单元的框图。

图15是根据本说明书的实施例的矩阵单元的框图。

图16是根据本说明书的实施例的由矩阵单元执行的方法的流程图。

具体实施方式