[发明专利]用于转移操作的硬件加速器和方法

说明书

描述了与转移操作有关的方法和装置。在一个实施例中，硬件处理器包括：核，用于执行线程并转移操作；以及第一硬件加速器和第二硬件加速器，用于执行该操作，其中，第一硬件加速器和第二硬件加速器耦合至多个共享缓冲器、具有用于每个相应共享缓冲器的条目的第二硬件加速器的输入缓冲器描述符数组、具有用于每个相应共享缓冲器的对应响应条目的第二硬件加速器的输入缓冲器响应描述符数组、具有用于每个相应共享缓冲器的条目的第一硬件加速器的输出缓冲器描述符数组、以及具有用于每个相应共享缓冲器的对应响应条目的第一硬件加速器的输出缓冲器响应描述符数组，多个共享缓冲器用于存储来自第一硬件加速器的输出数据并将该输出数据作为输入数据提供给第二硬件加速器。

技术领域

本公开总体上关于电子学，更具体地，本公开的实施例关于用于执行转移(offload)操作的硬件加速器。

背景技术

处理器或处理器集合执行来自指令集(例如，指令集架构(ISA))的指令。指令集是计算机架构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出(I/O)。应当注意，术语“指令”在本文中可以指宏指令或指微指令，该宏指令例如，提供给处理器供执行的指令，该微指令例如，由处理器的解码器对宏指令解码所产生的指令。

附图说明

在所附附图中以示例方式而非限制方式图示本公开，在附图中，类似的附图标记指示类似的要素，其中：

图1图示根据本公开的实施例的硬件处理设备和硬件加速器。

图2A-图2B图示根据本公开的实施例的硬件处理设备和硬件加速器。

图3图示根据本公开的实施例的硬件处理器，该硬件处理器包括多个核和硬件加速器。

图4图示根据本公开的实施例的硬件处理设备和硬件加速器。

图5图示根据本公开的实施例的流程图。

图6图示根据本公开的实施例的加速操作流程图。

图7A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图。

图7B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。

图8A是图示根据本公开的实施例的用于图7A和图7B中的通用向量友好指令格式的字段的框图。

图8B是图示根据本公开的一个实施例的构成完整操作码字段的图8A中的专用向量友好指令格式的字段的框图。

图8C是图示根据本公开的一个实施例的构成寄存器索引字段的图8A中的专用向量友好指令格式的字段的框图。

图8D是图示根据本公开的一个实施例的构成扩充操作字段750的图8A中的专用向量友好指令格式的字段的框图。

图9是根据本公开的一个实施例的寄存器架构的框图。

图10A是图示根据本公开的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图。

图10B是图示根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图。

图11A是根据本公开的实施例的单个处理器核以及其到管芯上互连网络的连接以及它的第2级(L2)高速缓存的本地子集的框图。

图11B是根据本公开的实施例的图11A中的处理器核的部分的展开图。

图12是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。

图13是根据本公开的一个实施例的系统的框图。