[发明专利]用于柔性熔丝传输的设备与方法

说明书

本发明描述用于将熔丝数据从熔丝阵列传输到锁存器的设备与方法。一种实例设备包含：多个熔丝阵列，所述多个熔丝阵列中的每一熔丝阵列经配置以存储输入数据；熔丝电路，其接收所述输入数据并将所述输入数据提供于总线上；及多个冗余锁存器电路，其耦合到所述总线，所述多个冗余锁存器电路包含多个指针及将数据加载于所述总线上的与所述多个对应指针相关联的多个锁存器。所述熔丝电路可通过响应于所述输入数据而控制在所述多个对应指针之中的指针的位置来控制所述输入数据的加载。

背景技术

高数据可靠性、高速存储器存取、低电力消耗及经减小芯片大小是从半导体存储器要求的特征。实现高数据可靠性的一种方式是通过引入包含多个熔丝集合的熔丝阵列及对应于所述多个熔丝集合的多个冗余解码器来为存储器阵列中的单元的有缺陷行/列提供存储器单元的取代行/列。每一熔丝集合可存储有缺陷单元的地址(有缺陷地址)。每一冗余地址解码器接收行/列地址信号，且比较经接收行/列地址信号与存储于熔丝中的有缺陷地址。如果经接收行/列地址信号与存储于任一熔丝中的有缺陷地址对应，那么停用对经接收行/列地址的存取，且可代替地对冗余行/列地址进行存取。可通过例如制造过程中的前端(FE)测试及封装过程中的封装后修复(PPR)/后端(BE)测试的多个测试而获得并加载有缺陷地址。

每一冗余解码器可包含启用其熔丝加载的指针(例如，触发器电路)。多个冗余解码器的触发器电路经串联(例如以菊链方式)耦合。指针在菊链中的位置在每时钟循环移位，且可在每时钟循环传输每一熔丝集合的地址。在此菊链配置中，基于熔丝阵列的数据结构及指针结构修复在熔丝加载期间指针与对应熔丝阵列之间的关系。

发明内容

根据本发明的实施例的实例设备可包含：总线；多个锁存器，其可耦合到所述总线且可捕获所述总线上的数据；及控制电路，其可在所述多个锁存器的第一锁存器激活时提供有效数据给所述总线，且可进一步在所述多个锁存器的第二锁存器激活时提供无效数据给所述总线。

根据本发明的实施例的另一实例设备可包含：多个熔丝阵列，其中所述多个熔丝阵列中的每一熔丝阵列可存储输入数据；熔丝电路，其可接收所述输入数据且可进一步将所述输入数据提供于总线上；及多个冗余锁存器电路，其可耦合到所述总线且可包含多个指针及与所述多个对应指针相关联的多个锁存器且可将数据加载于所述总线上。所述熔丝电路可通过响应于所述输入数据而控制指针在所述多个对应指针之中的位置来控制所述输入数据的加载。

根据本发明的实施例传输熔丝数据的实例方法可包含：接收存储于熔丝阵列中的输入数据；响应于所述输入数据而控制指针的位置；将所述输入数据提供于总线上；及将所述总线上的所述输入数据加载到耦合到所述总线的多个锁存器之中的与所述指针相关联的锁存器中。

附图说明

图1是根据本发明的实施例的半导体装置中的冗余数据加载/传输电路的框图。

图2A是根据本发明的实施例的冗余数据加载/传输电路中的熔丝阵列的数据结构的示意图。

图2B是根据本发明的实施例的存储于熔丝阵列中的Toke_Control_Bits的数据组合的表。

图3是根据本发明的实施例的冗余数据加载/传输电路中的冗余锁存器(RL)电路的电路图。

图4A是根据本发明的实施例的冗余数据加载/传输电路中的熔丝电路的简化逻辑电路图。

图4B是根据本发明的实施例的冗余数据加载/传输电路中的熔丝阵列电路的数据结构的示意图。

图4C是对应于图4B的冗余数据加载/传输电路中的熔丝数据总线上的熔丝数据(且因此，锁存于相应冗余锁存器电路(RL)中的熔丝数据)的数据序列的示意图。

图4D是对应于图4B的冗余数据加载/传输电路中的信号的时序图。

图5A是根据本发明的实施例的冗余数据加载/传输电路中的多个冗余锁存器(RL)电路的电路图。